基于多通道粗细两级式的时间数字转换器

1.本发明属于集成电路领域，具体涉及一种基于多通道粗细两级式的时间数字转换器。


背景技术：

2.时间数字转换器(time-to-digital converter，tdc)作为一种高精度的时间测量模块，广泛应用激光雷达测距、流量计、示波器、高能物理、医学成像以及全数字锁相环等领域。近年来随着人们对tdc的不断探索，越来越多的新颖的tdc架构被提出，这其中包括游标延时链型tdc、流水线型tdc、逐次逼近型tdc、粗细两级式tdc、噪声整形tdc以及基于随机性原理实现的tdc等。其中粗细两级式tdc由于能够同时兼顾高测量精度和大测量范围，因而在激光雷达测距中得到了广泛的应用。
3.图1展示了一种现有的基于延迟锁相环(dll)阵列的粗细两级式tdc，其主要由延时锁相环1(ddl1)阵列以及延时锁相环2(dll2)构成的细tdc，两个时钟计数器以及一个二选一多路选择器构成粗tdc，以及读出电路构成。该现有粗细两级式tdc，采用dll阵列来实现细tdc的量化功能，由于每个dll通道都额外需要一个鉴频鉴相器、电荷泵以及环路滤波器，这不仅会导致额外的面积损耗，也会带来额外的功率损耗。此外，图1中所示现有粗细两级式tdc，由于采用压控延时单元，而非传统的延时单元，作为其基本量化单元，使得其量化精度大打折扣，这是因为压控延时单元的延时时长远大于其相应的传统延时单元的延时时长。
4.如上所述，现有的大多数tdc无法同时满足高测量精度和大测量范围的要求，因而无法满足高精度激光雷达测量系统的需求。而现有的能够同时具备高测量分辨率和大测量范围的粗细两级式tdc，由于采用dll阵列来实现细tdc的量化功能，这不仅一方面会带来更多的功耗和面积损耗，而且另一方面也会降低其理论能够达到的量化精度。


技术实现要素：

5.为了解决现有技术中存在的上述问题，本发明提供了一种基于多通道粗细两级式的时间数字转换器。本发明要解决的技术问题通过以下技术方案实现：
6.本发明提供的一种基于多通道粗细两级式的时间数字转换器包括：多相时钟发生器，包含n个完全相同的子tdc通道的细时间数字转换器，粗时间数字转换器，三个相互独立的寄存器，分别表示为寄存器1、寄存器2以及寄存器3，以及一个读出电路；
7.所述多相时钟发生器，用于产生多个具有特定相位差的内部时钟，并将内部时钟作为所述细时间数字转换器的输入激励；
8.所述细时间数字转换器，用于通过相位插值实现对输入信号start和stop之间的时间差进行细量化，获得n个m位的二进制比特流，并将所述二进制比特流编码为一个p位的二进制码元，将二进制码元作为细量化结果输入至寄存器1或寄存器2；并且产生计数时钟信号以及逻辑控制信号至所述粗时间数字转换器；
9.寄存器1和寄存器2，用于根据不同的外部输入信号到来情况存储所述细量化结果，寄存器3，用于存储所述粗时间数字转化器的计数值；
10.所述粗时间数字转换器，用于记录多通道粗细两级式时间数字转换器在对输入时间差的测量期间，根据所述逻辑控制信号与输入信号start或与输入信号stop控制对计数时钟信号的周期数开始计数或者停止计数的计数时刻，得到一个位宽为q的计数结果，并将位宽为q的计数结果作为粗量化结果，将粗量化结果输入至寄存器3；
11.所述读出电路，用于对粗量化结果与细量化结果进行合并，得到位宽为k的量化二进制码，并输出。
12.可选的，所述多相时钟发生器由锁相环(pll)构成，所述锁相环(pll)包括一个输入端以及n个输出端，输入端用于输入外部输入信号en，每个输出端输出一个内部时钟信号至所述细时间数字转换器。
13.可选的，所述锁相环(pll)由环形振荡器、分频器1、鉴频鉴相器、电荷泵、环路滤波器、压控环形振荡器，以及分频器2构成；
14.所述环形振荡器的输入端作为所述多相时钟发生器的输入端，输出端连接至所述分频器1的输入端；所述分频器1有一个输入端和一个输出端，其输出端连接至鉴频鉴相器的第一输入端；
15.其中，所述鉴频鉴相器有两个输入端和两个输出端，其第一输入端连接至分频器1的输出端，其第二输入端连接至分频器2的输出端；其第一输出端输出脉冲信号up至电荷泵的第一输入端，其第二输出端输出脉冲信号dn至电荷泵的第二输入端；其中，所述电荷泵有两个输入端和一个输出端；其第一输入端连接至鉴频鉴相器的第一输出端，其第二输入端连接至鉴频鉴相器的第二输出端；其输出端连接至环路滤波器的输入端；所述环路滤波器有一个输入端和一个输出端；其输入端连接至电荷泵的输出端，其输出端连接压控环形振荡器的输入端；所述压控环形振荡器有一个输入端和n+1输出端；其输入端连接至环路滤波器的输出端，其第1至第n输出端输出信号clk1、clk2，
……
，clkn分别输入至所述细时间数字转换器中对应的输入端；其第n+1个输出端连接至分频器2的输入端；所述分频器2有一个输入端和一个输出端，其输入端连接至压控环形振荡器的第n+1个输出端，其输出端连接至鉴频鉴相器的第二输入端。
16.可选的，所述环形振荡器，用于提供内部参考时钟至所述分频器1；所述分频器1，用于对所述环形振荡器产生的所述内部参考信号进行分频，输出信号ref_clk至所述鉴频鉴相器；
17.所述鉴频鉴相器，用于检测所述内部参考时钟与分频器2输出的时钟信号的相位差，并根据两输入时钟信号到来的先后情况，在某一输出端输出对应宽度的脉冲信号；
18.所述电荷泵，用于根据对应宽度的脉冲信号，对所述环路滤波器中的电容进行充放电；
19.所述环路滤波器，用于在通过电容充放电滤出输出控制电压v
ctrl
中的高频分量，之后输出至所述压控环形振荡器的输入端；
20.所述压控环形振荡器由n个压控延时单元首尾相连构成，用于产生多个所需的内部时钟信号；
21.所述分频器2，用于对压控环形振荡器的第n+1个输出端输出的内部时钟信号进行
分频，将分频后的时钟信号反馈至所述鉴频鉴相器的第二输入端。
22.可选的，所述细时间数字转换器包括n个完全相同的子tdc通道和一个编码器模块；第1个子tdc通道共有二个输入端以及三个输出端，第2至n个子tdc信道有两个输入端和一个输出端，所有的子tdc通道的第一输入端都分别接至对应的多相时钟发生器的对应的输出端，第二输入端接入采样信号；第1个子tdc信道的第一输出端输出逻辑控制信号q1《0》至粗时间数字转换器的第一输入端，第二输出端输出计数时钟信号cclk至粗时间数字转换器的第二输入端，第1个子tdc信道的第三输出端连接至编码器的第一输入端；第2至n个子tdc信道的输出端分别连接至编码器的第2至n个输入端，所述编码器的输出端连接至寄存器1的输入端。
23.可选的，每个子tdc通道由一个延时链型tdc构成，子tdc通道对相应的输入激励在采样时刻的传输状态进行量化，以判断相应输入激励在对应延时链型tdc中的传输状态，并输出一个m位的二进制比特流；子tdc通道的第一输入端连接至多相时钟发生器的相应输出端，第二输入端连接至采样信号sclk，该采样信号是外部输入信号start和stop经延迟后的信号；子tdc通道输出端连接至编码器的对应输入端。
24.可选的，第1个子tdc通道，用于利用与其他子tdc通道间的相位插值实现对输入的clk1的细量化，获得n个m位的二进制比特流，将所述二进制比特流输入至所述编码器中；
25.所述编码器，用于将二进制比特流编码为p位的二进制码元，将二进制码元作为细量化结果输入至寄存器1或寄存器2；
26.其中，在输入信号start到来时，细时间数字转化器的细量化结果存储至寄存器1中，在输入信号stop到来时，细时间数字转化器的细量化结果存储至寄存器2中。
27.可选的，所述粗时间数字转换器包括控制逻辑电路和时钟计数器；
28.所述控制逻辑电路包括三个输入端和二个输出端，第一输入端输入逻辑控制信号q1《0》，第二输入端输入外部输入信号start，第三输入端输入外部输入信号stop，第一输出端输出使能信号en至时钟计数器，第二输出端输出clk信号存储至寄存器3，所述时钟计数器包括二个输入端以及一个输出端，时钟计数器的第一输入端连接第1个子tdc通道的第二输出端，第二输入端连接控制逻辑电路的第一输出端。
29.可选的，所述控制逻辑电路，用于根据逻辑控制信号q1《0》的逻辑电平，在开始测量时，判断是立刻产生使能信号控制时钟计数器开始计数，还是延迟使能时钟计数器；在结束测量时，判断是立刻停止时钟计数器计数，还是延迟停止时钟计数器计数；
30.所述时钟计数器，用于记录使能期间接收到的计数时钟信号cclk的周期个数，生成位宽为q作的计数结果，并将位宽为q的计数结果作为粗量化结果，将粗量化结果输入至寄存器3。
31.本发明的有益效果：
32.本发明提供的一种基于多通道粗细两级式的时间数字转换器，相较于其它类型的tdc，其在实现高测量精度的同时，也能够获得足够大的测量范围。
33.本发明提供的一种基于多通道粗细两级式的时间数字转换器，相较于现有的粗细两级式tdc，在相同的制造工艺下，其不仅能够实现更大的测量精度，而且还有效降低所需的功耗和面积。
34.以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
35.图1为现有的一种基于延迟锁相环(dll)阵列的粗细两级式的时间数字转换器；
36.图2为本发明提供的一种基于多通道粗细两级式的时间数字转换器的结构示意图；
37.图3为本发明提供的多相时钟发生器电路结构图；
38.图4为本发明提供的基于延时链结构的子tdc通道电路原理图；
39.图5为本发明提供的第1子tdc通道电路原理图；
40.图6为本发明提供的粗tdc结构框图；
41.图7为本发明提供的实施实例中的一个基于4通道的粗细两级式tdc；
42.图8为本发明提供的实施实例中的基于4通道的细tdc电路结构；
43.图9为本发明提供的实施实例中细tdc实现细量化的工作原理图；
44.图10为本发明提供的实施实例中编码器的工作原理；
45.图11为本发明提供的实施实例中输入时间的测量示意图。
具体实施方式
46.下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
47.如图2所示，本发明提供的一种基于多通道粗细两级式的时间数字转换器，包括：
48.多相时钟发生器，包含n个完全相同的子tdc通道的细时间数字转换器，粗时间数字转换器，三个相互独立的寄存器，分别表示为寄存器1、寄存器2以及寄存器3，以及一个读出电路；
49.所述多相时钟发生器，用于产生多个具有特定相位差的内部时钟，并将内部时钟作为所述细时间数字转换器的输入激励；
50.所述多相时钟发生器由锁相环(pll)构成，所述锁相环(pll)包括一个输入端以及n个输出端，输入端用于输入外部输入信号en，每个输出端输出一个内部时钟信号至所述细时间数字转换器。
51.所述细时间数字转换器，用于通过相位插值实现对输入信号start和stop之间的时间差进行细量化，获得n个m位的二进制比特流，并将所述二进制比特流编码为一个p位的二进制码元，将二进制码元作为细量化结果输入至寄存器1或寄存器2；并且产生计数时钟信号以及逻辑控制信号至所述粗时间数字转化器；
52.寄存器1和2，用于根据不同的外部输入信号到来情况存储所述细量化结果，寄存器3，用于存储所述粗时间数字转化器的计数值；
53.所述粗时间数字转换器，用于记录多通道粗细两级式时间数字转换器对输入时间差的测量期间，根据所述逻辑控制信号与输入信号start或与输入信号stop控制对计数时钟信号的周期数开始计数或者停止计数的计数时刻，得到一个位宽为q的计数结果，并将位宽为q的计数结果作为粗量化结果，将粗量化结果输入至寄存器3；
54.所述读出电路，用于对粗量化结果与细量化结果进行合并，得到位宽为k的量化二进制码，并输出。
55.参考图3，所述多相时钟发生器由环形振荡器、分频器1、鉴频鉴相器、电荷泵、环路
滤波器、压控环形振荡器，以及分频器2构成；
56.所述环形振荡器的输入端作为所述多相时钟发生器的输入端，输出端连接至所述分频器1的输入端；所述分频器1有一个输入端和一个输出端，其输出端连接至鉴频鉴相器的第一输入端；
57.其中，所述鉴频鉴相器有两个输入端和两个输出端，其第一输入端连接至分频器1的输出端，其第二输入端连接至分频器2的输出端；其第一输出端输出脉冲信号up至电荷泵的第一输入端，其第二输出端输出脉冲信号dn至电荷泵的第二输入端；其中，所述电荷泵有两个输入端和一个输出端；其第一输入端连接至鉴频鉴相器的第一输出端，其第二输入端连接至鉴频鉴相器的第二输出端；其输出端连接至环路滤波器的输入端；所述环路滤波器有一个输入端和一个输出端；其输入端连接至电荷泵的输出端，其输出端连接压控环形振荡器的输入端；所述压控环形振荡器有一个输入端和n+1个输出端；其输入端连接至环路滤波器的输出端，其第1至第n输出端输出信号clk1、clk2，
……
，clkn分别输入至所述细时间数字转换器中对应的输入端；其第n+1个输出端连接至分频器2的输入端；所述分频器2有一个输入端和一个输出端，其输入端连接至压控环形振荡器的第n+1个输出端，其输出端连接至鉴频鉴相器的第二输入端。
58.所述环形振荡器，用于提供内部参考时钟至所述分频器1；所述分频器1，用于对所述环形振荡器产生的所述内部参考信号进行分频，输出信号ref_clk至所述鉴频鉴相器；
59.所述鉴频鉴相器，用于检测所述内部参考时钟与分频器2输出的时钟信号的相位差，并根据两输入时钟信号到来的先后情况，在某一输出端输出对应宽度的脉冲信号；
60.参考图3，鉴频鉴相器用来检测两个输入时钟信号的相位差，并根据两输入时钟信号到来的先后情况，在某一输出端输出对应宽度的用于控制电荷泵充电或放电的脉冲信号。其有两个输入端和两个输出端。其第一输入端连接至分频器1的输出端，其第二输入端连接至分频器2的输出端；其第一输出端输出信号up连接至电荷泵的第一输入端，其第二输出端输出信号dn连接至电荷泵的第二输入端。
61.所述电荷泵，用于根据对应宽度的脉冲信号，对所述环路滤波器中的电容进行充放电；
62.所述环路滤波器，用于在通过电容充放电滤出输出控制电压v
ctrl
中的高频分量，之后输出至所述压控环形振荡器的输入端；
63.所述压控环形振荡器由n个压控延时单元首尾相连构成，用于产生多个所需的内部时钟信号；
64.所述分频器2，用于对压控环形振荡器的第n+1个输出端输出的内部时钟信号进行分频，将分频后的时钟信号反馈至所述鉴频鉴相器的第二输入端。
65.参考图3，所述细时间数字转换器包括n个完全相同的子tdc通道和一个编码器模块；第1个子tdc通道共有二个输入端以及三个输出端，第2至n子tdc信道有两个输入端和一个输出端，所有的子tdc通道的第一输入端都分别接至对应的多相时钟发生器的对应的输出端，第二输入端接入采样信号；第1个子tdc信道的第一输出端输出逻辑控制信号q1《0》至粗时间数字转换器的第一输入端，第二输出端输出计数时钟信号cclk至粗时间数字转换器的第二输入端，第1个子tdc信道的第三输出端连接至编码器的第一输入端；第2至n个子tdc信道的输出端分别连接至编码器的第2至n输入端，所述编码器的输出端连接至寄存器1的
输入端。
66.参考图4，每个子tdc通道由一个延时链型tdc构成，子tdc通道对相应的输入激励在采样时刻的传输状态进行量化，以判断相应输入激励在对应延时链型tdc中的传输状态，并输出一个m位的二进制比特流；子tdc通道的第一输入端连接至多相时钟发生器的相应输出端，第二输入端连接至采样信号sclk，该采样信号是外部输入信号start和stop经延迟后的信号；子tdc通道输出端连接至编码器的对应输入端。
67.如图5所示，所述第1子tdc通道共有二个输入端和三个输出端，其第一输入端连接至多相时钟发生器的第一输出端，其第二输入端连接至采样信号sclk，该采样信号是外部输入信号start和stop经延迟后的信号；其第一输出端输出信号q1《0》连接至粗tdc的第一输入端，第二输出端输出信号cclk连接至粗tdc的第二输入端，其第三输出端连接至编码器的第一输入端。
68.第1个子tdc通道，用于利用与其他子tdc通道间的相位插值实现对输入的clk1的细量化，获得n个m位的二进制比特流，将所述二进制比特流输入至所述编码器中；
69.所述编码器，用于将二进制比特流编码为p位的二进制码元，将二进制码元作为细量化结果输入至寄存器1或寄存器2中；
70.其中，在输入信号start到来时，细时间数字转化器的细量化结果存储至寄存器1中，在输入信号stop到来时，细时间数字转化器的细量化结果存储至寄存器2中。
71.所述编码器用来将n个m位的二进制比特流编码为一个p位的二进制码元，并作为细tdc的量化结果。其有n个m位的输入端和一个p位的输出端。其各输入端分别对应某一子tdc通道的输出端；其输出端连接至寄存器1和寄存器2的第一输入端。
72.所述寄存器1用来存储start信号到来时，细tdc的量化结果。其有两个输入端和一个输出端(其中第一输入端和输出端的位宽为p)。第一输入端连接至细tdc中编码器的输出端，第二输入端连接至外部输入start信号；其输出端连接至读出电路的第一输入端。
73.所述寄存器2用来存储stop信号到来时，细tdc的量化结果。其同样有两个输入端和一个输出端(其中第一输入端和输出端的位宽为p)。其第一输入端连接至细tdc中编码器的输出端，第二输入端连接至外部输入stop信号；其输出端连接至读出电路的第二输入端。
74.所述寄存器3用来存储粗tdc中时钟计数器的计数值，其同样有两个输入端和一个输出端(其中第二输入端和输出端的位宽为q)。其第一输入端连接至粗tdc的第一输出端的输出信号clk，第二输入端连接至粗tdc的第二输出端；其输出端连接至读出电路的第三输入端。
75.如图6所示，所述粗时间数字转换器包括控制逻辑电路和时钟计数器；
76.所述控制逻辑电路包括三个输入端和二个输出端，第一输入端输入逻辑控制信号q1《0》，第二输入端输入外部输入信号start，第三输入端输入外部输入信号stop，第一输出端输出使能信号en至时钟计数器，第二输出端输出clk信号存储至寄存器3，所述时钟计数器包括二个输入端以及一个输出端，时钟计数器的第一输入端连接第1个子tdc通道的第二输出端，第二输入端连接控制逻辑电路的第一输出端。
77.所述控制逻辑电路，用于根据逻辑控制信号q1《0》的逻辑电平，在开始测量时，判断是立刻产生使能信号控制时钟计数器开始计数，还是延迟使能时钟计数器；在结束测量时，判断是立刻停止时钟计数器计数，还是延迟停止时钟计数器计数。
78.参考图6，所述控制逻辑电路用来启动和停止时钟计数器计数，其有三个输入端和二个输出端。其第一输入端连接至第1个子tdc通道的第一输出端，其第二输入端连接至外部输入start信号，第三输入端连接至外部输入stop信号；其第一输出端输出信号en连接至时钟计数器的第二输入端，第二输出端输出信号clk连接至寄存器3的第一输入端。
79.所述时钟计数器，用于记录使能期间接收到的计数时钟信号cclk的周期个数，生成位宽为q作的计数结果，并将位宽为q的计数结果作为粗量化结果，将粗量化结果输入至寄存器3。
80.所述时钟计数器的第一输入端连接至第1子tdc通道的第二输出端，其第二输入端连接至控制逻辑电路的第二输出端；其输出端连接至寄存器3的第二输入端。
81.所述读出电路用来对细tdc和粗tdc的量化结果进行合并，并得到最终的量化二进制码，其有三个位宽为p的输入端和一个位宽为k的输出端。其第一输入端连接至寄存器1的输出端，其第二输入端连接至寄存器2的输出端，其第三输入端连接至寄存器3的输出端；其输出端连接至外部输出。
82.下面给出本发明具体实施实例的实施方案。
83.参考图7-图11，图7为本发明实施实例中的一个基于4通道的粗细两级式tdc；图8为本发明所述实施实例中的基于4通道的细tdc电路结构；图9为本发明所述实施实例中细tdc实现细量化的工作原理图；图10为本发明实施实例中编码器的工作原理。图11为本发明所述实施实例中输入时间的测量示意图。
84.图7所示为本发明提供的一种基于多通道粗细两级式的时间数字转换器的一个具体实施实例电路结构图。其主要由多相时钟发生器、基于4个延时链型子tdc模块和编码器的细tdc(如图8所示)、基于控制逻辑电路和时钟计数器的粗tdc、3个寄存器，以及读出电路构成。
85.图8所示的细tdc中，每个延时链的长度为42，其输出是一个8位的二进制码。该细tdc是通过利用各通道间的相位插值，来实现对输入时间的细量化，其工作原理如图9所示。通过各通道间相位的均匀插值，可使该细tdc的量化精度由单个延时链型tdc的τ0提高到τ0/4。
86.首先合理设置相应的参数，使图7中多相时钟发生器输出4个相位一次延时1.250的内部时钟信号“clk1”、“clk2”、“clk3”和“clk4”，它们作为激励信号分别连接到细tdc中相应延时链的输入端，如图8所示。
87.为了实现上述需求，本实施实例给出了如下某一具体的参数设置：1、图3所示多相时钟发生器中的环形振荡器和压控环形振荡器中均含有55个基于反相器的延时单元，不同的是压控环形振荡器中的延时单元是受控的；2、多相时钟发生器中的环形振荡器所用的延时单元与细tdc中的延时链所用的基本延时单元是一样的；3、多相时钟发生器中分频器1和分频器2的分频系数分别为20和16；4、细tdc中每条延时链均由42个缓冲器(buffer)构成。如此一来就能实现时钟信号“clk1”、“clk2”、“clk3”和“clk4”之间的相位延时均为1.250。
88.设置完上述参数后，该tdc便可开始正常工作。当外部输入使能信号“en”为高时，多相时钟发生器开始工作，并产生“clk1”、“clk2”、“clk3”和“clk4”4个内部时钟。这四个内部时钟作为激励信号分别连接至细tdc中四个延时链的输入端。
89.当外部输入信号start到来时，其对应的采样信号sclk开始对细tdc中各延时链上
的相位进行采样，得到4个42位的二进制比特流。随后这4个二进制比特流会被送到编码器进行相应的编码，其编码规则如图10所示。经编码后得到一个8位的细量化二进制码，并存入到寄存器1中。
90.与此同时，粗tdc中的控制逻辑电路会根据输入信号“q1《0》”的逻辑电平判断是立刻使能时钟计数器开始计数，还是延迟使能时钟计数器。在本发明中，当q1《0》为低电平时，时钟计数器将被延迟使能。当时钟计数被使能后，其开始计数接收到的时钟信号cclk的周期数，本实施实例中给出的是一个4位的时钟计数器。
91.当外部输入信号stop到来时，同样会触发采样信号sclk开始对细tdc中各延时链上的相位进行采样，并得到4个42位的二进制比特流。随后这4个二进制比特流会被送到编码器进行相应的编码，其编码规则如图10所示。经编码后得到一个8位的细量化二进制码，并存入到寄存器2中。
92.与此同时，粗tdc中的控制逻辑电路同样会根据输入信号q1《0》的逻辑电平判断是立刻停止时钟计数器计数，还是延迟停止时钟计数器计数。在本发明中，当q1《0》为低电平时，时钟计数器将被延迟停止计数。最后当时钟计数器停止计数后，其计数结果会被存入到寄存器3中。
93.最后寄存器1、寄存器2和寄存器3中的数据，会经读出电路校准合并为一个最终的11位量化二进制码，该二进制码即为最终的量化结果。
94.上述测量过程可由图11所示的测量示意图加以说明。其中t0代表时钟信号cclk的时钟周期；t1和t3分别为开始和结束时刻细tdc的测量时间；t5为粗tdc的测量时间；t为输入信号start和stop之间的时间差，也即输入待测时间。由图11可得下式：
95.t＝t5+t3-t1
96.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
97.尽管在此结合各实施例对本技术进行了描述，然而，在实施所要求保护的本技术过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。
98.以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。