脉冲信号输出电路和移位寄存器的制造方法
【技术领域】
[0001]所公开的本发明涉及脉冲信号输出电路和移位寄存器。
【背景技术】
[0002]在诸如玻璃衬底之类的平板之上形成并且通常在液晶显示装置中使用的晶体管一般包括诸如非晶硅或多晶硅之类的半导体材料。虽然包括非晶硅的晶体管具有低场效应迀移率，但是它们能够在大玻璃衬底之上形成。相比之下，虽然包括多晶硅的晶体管具有高场效应迀移率，但是它们需要诸如激光退火之类的晶化过程并且不是一直适合于大玻璃衬底。
[0003]另一方面，包括氧化物半导体作为半导体材料的晶体管引起关注。例如，专利文献1和2公开用以使用氧化锌或In-Ga-Ζη-Ο基氧化物半导体作为半导体材料来形成晶体管并且将其用作图像显示装置的开关元件的技术。
[0004]在沟道区中包括氧化物半导体的晶体管具有比包括非晶硅的晶体管要高的场效应迀移率。此外，氧化物半导体膜能够通过溅射方法等在300°C或更低的温度下形成；因此，包括氧化物半导体的晶体管的制造过程比包括多晶硅的晶体管的制造过程要简单。
[0005]预计包括氧化物半导体的这类晶体管用作诸如液晶显示器、电致发光显示器和电子纸之类的显示装置的像素部分和驱动器电路中包括的开关元件。例如，非专利文献1公开一种显示装置的像素部分和驱动器电路包括具有氧化物半导体的晶体管所使用的技术。
[0006]注意，包括氧化物半导体的晶体管全部是η沟道晶体管。因此，在驱动器电路包括具有氧化物半导体的晶体管的情况下，驱动器电路仅包括η沟道晶体管。
[0007][专利文献]
[专利文献1]日本已公开专利申请2007-123861 [专利文献2]日本已公开专利申请2007-096055 [非专利文献]
[非专利文献 1] Τ.0sada 等人，“Development of Driver-1ntegrated Panel usingAmorphous In-Ga-Zn-Oxide TFT，，，Proc.SID，09Digest，2009，第 184-187 页。
【发明内容】
[0008]驱动器电路包括例如具有脉冲信号输出电路的移位寄存器。在移位寄存器包括具有相同导电性类型的晶体管的情况下，例如，移位寄存器可能具有不稳定操作的问题。
[0009]鉴于此问题，本发明的一个实施例的一个目的是提供能够稳定操作的脉冲信号输出电路以及包括脉冲信号输出电路的移位寄存器。
[0010]本发明的目的之一是提供能够稳定操作的脉冲信号输出电路以及包括脉冲信号输出电路的移位寄存器。在脉冲信号输出电路的一个实施例中，晶体管具有连接到具有形成脉冲信号输出电路的输出端子的源极端子或漏极端子的另一个晶体管的栅电极的源极端子或漏极端子，晶体管的沟道长度比另一个晶体管的沟道长度要长。由此，修改另一个晶体管的栅电位的泄漏电流量能够降低，并且能够防止脉冲信号输出电路的故障。
[0011 ] 下面描述能够采用的配置的具体示例。
[0012]本发明的一个实施例是包括第一至第九晶体管、第一输入信号发生电路和第二输入信号发生电路的脉冲信号输出电路。第一晶体管的第一端子和第二晶体管的第一端子电连接到第一输出端子，并且第三晶体管的第一端子和第四晶体管的第一端子电连接到第二输出端子。第一输入信号发生电路包括第五晶体管和第六晶体管。第五晶体管的第一端子和第六晶体管的第一端子相互电连接，并且共同用作第一输入信号发生电路的输出端子。第二输入信号发生电路包括第七至第九晶体管。第七晶体管的第二端子、第八晶体管的第二端子和第九晶体管的第一端子相互电连接，并且共同用作第二输入信号发生电路的输出端子。第一晶体管的栅极端子、第三晶体管的栅极端子和第一输入信号发生电路的输出端子相互电连接。第二晶体管的栅极端子、第四晶体管的栅极端子和第二输入信号发生电路的输出端子相互电连接。第六晶体管的沟道长度比第三晶体管的沟道长度要长并且比第四晶体管的沟道长度要长。第九晶体管的沟道长度比第三晶体管的沟道长度要长并且比第四晶体管的沟道长度要长。
[0013]在脉冲信号输出电路中，优选的是，将第一时钟信号输入到第一晶体管的第二端子和第三晶体管的第二端子；将第一电位提供给第二晶体管的第二端子、第四晶体管的第二端子、第六晶体管的第二端子和第九晶体管的第二端子；将比第一电位要高的第二电位提供给第五晶体管的第二端子、第七晶体管的第一端子和第八晶体管的第一端子；将第一脉冲信号输入到第五晶体管的栅极端子和第九晶体管的栅极端子；将第二输入信号发生电路的输出信号输入到第六晶体管的栅极端子；将第三脉冲信号输入到第七晶体管的栅极端子；将第二时钟信号输入到第八晶体管的栅极端子；以及将第二脉冲信号从第一输出端子或第二输出端子输出。
[0014]在脉冲信号输出电路中，第六晶体管和第九晶体管中的至少一个可以是具有其中至少两个栅极串联布置的多栅结构的晶体管。
[0015]本发明的另一个实施例是包括第一至第十一晶体管、第一输入信号发生电路和第二输入信号发生电路的脉冲信号输出电路。第一晶体管的第一端子和第二晶体管的第一端子电连接到第一输出端子，并且第三晶体管的第一端子和第四晶体管的第一端子电连接到第二输出端子。第一输入信号发生电路包括第五至第七晶体管。第五晶体管的第一端子、第六晶体管的第一端子和第七晶体管的第一端子相互电连接，并且第七晶体管的第二端子用作第一输入信号发生电路的输出端子。第二输入信号发生电路包括第八至第十一晶体管。第十一晶体管的第二端子和第九晶体管的第一端子相互电连接，以及第九晶体管的第二端子、第八晶体管的第二端子和第十晶体管的第一端子相互电连接并且共同用作第二输入信号发生电路的输出端子。第一晶体管的栅极端子、第三晶体管的栅极端子和第一输入信号发生电路的输出端子相互电连接。第二晶体管的栅极端子、第四晶体管的栅极端子和第二输入信号发生电路的输出端子相互电连接。第六晶体管的沟道长度比第三晶体管的沟道长度要长并且比第四晶体管的沟道长度要长。第十晶体管的沟道长度比第三晶体管的沟道长度要长并且比第四晶体管的沟道长度要长。
[0016]在脉冲信号输出电路中，优选的是，将第一时钟信号输入到第一晶体管的第二端子和第三晶体管的第二端子；将第一电位提供给第二晶体管的第二端子、第四晶体管的第二端子、第六晶体管的第二端子和第十晶体管的第二端子；将比第一电位要高的第二电位提供给第五晶体管的第二端子、第七晶体管的栅极端子、第八晶体管的第一端子和第十一晶体管的第一端子；将第一脉冲信号输入到第五晶体管的栅极端子和第十晶体管的栅极端子；将第二输入信号发生电路的输出信号输入到第六晶体管的栅极端子；将第三脉冲信号输入到第八晶体管的栅极端子；将第二时钟信号输入到第九晶体管的栅极端子；将第三时钟信号输入到第十一晶体管的栅极端子；以及将第二脉冲信号从第一输出端子或第二输出端子输出。
[0017]在脉冲信号输出电路中，第六晶体管和第十晶体管中的至少一个可以是具有其中至少两个栅极串联布置的多栅结构的晶体管。
[0018]在作为本发明的实施例的脉冲信号输出电路中，可包括一种电容器，其端子电连接到其中第二晶体管的栅极端子、第四晶体管的栅极端子和第二输入信号发生电路的输出端子相互电连接的结点。
[0019]在脉冲信号输出电路中，晶体管的至少一个优选地包括氧化物半导体。此外，移位寄存器能够包括多个脉冲信号输出电路。
[0020]注意，在脉冲信号输出电路中，晶体管在一些情况下包括氧化物半导体；但是所公开的本发明并不局限于此。
[0021]注意，本说明书等中，诸如“之上”或“之下”之类的术语不一定表示组件放置于“直接在”另一个组件“之上”或“之下”。例如，表述“栅绝缘层之上的栅电极”并不排除另一个组件放置在栅绝缘层与栅电极之间的情况。
[0022]另外，在本说明书等中，诸如“电极”和“布线”之类的术语并没有限制组件的功能。例如，“电极”能够用作“布线”的一部分，而“布线”能够用作“电极”的一部分。例如，诸如“电极”和“布线”之类的术语还能够表示多个“电极”和“布线”的组合。
[0023]当例如使用相反极性的晶体管时或者电流流动方向在电路操作中改变时，“源”和“漏”的功能可能相互交换。因此，在本说明书中，术语“源”和“漏”能够相互交换。
[0024]注意，在本说明书等中，术语“电连接”包括组件通过具有任何电功能的对象相互连接的情况。在这里，对于具有任何电功能的对象没有特殊限制，只要电信号能够在通过该对象相互连接的组件之间传送和接收。
[0025]除了电极和布线之外，“具有任何电功能的对象”的示例还有诸如晶体管、电阻器、电感器、电容器之类的开关元件和具有各种功能的元件。
[0026]能够提供能够稳定操作的脉冲信号输出电路以及包括脉冲信号输出电路的移位寄存器。
【附图说明】
[0027]图1A至图1C示出脉冲信号输出电路和移位寄存器的配置示例。
[0028]图2是移位寄存器的时序图。
[0029]图3A至图3C示出脉冲信号输出电路的操作。
[0030]图4A至图4C示出脉冲信号输出电路的操作。
[0031]图5A和图5B不出脉冲信号输出电路的配置不例。
[0032]图6A至图6C不出脉冲信号输出电路和移位寄存器的配置不例。
[0033]图7是移位寄存器的时序图。
[0034]图8A至图8C示出脉冲信号输出电路的操作。
[0035]图9A和图9B示出脉冲信号输出电路的操作。
[0036]图10A和图10B示出脉冲信号输出电路的配置示例。
[0037]图11A至图11D示出晶体管的结构示例。
[0038]图12A至图12E示出用于制造晶体管的方法的示例。
[0039]图13A至图13C示出半导体装置的示例。
[0040]图14A至图14F示出电子装置。
【具体实施方式】
[0041]下面将参照附图来描述本发明的实施例的示例。注意，本发明并不局限于以下描述。本领域的技术人员将易于理解，本发明的模式和细节能够按照各种方式改变，而没有背离本发明的精神和范围。因此，本发明不应当被理解为局限于实施例的以下描述。
[0042]注意，附图等中所示的各组件的位置、尺寸、范围等在一些情况下为了易于理解而没有精确表示。因此，所公开的本发明不一定局限于附图等中公开的位置、尺寸、范围等。
[0043]注意，在本说明书等中使用诸如“第一”、“第二”和“第三”之类的序数以便避免组件之间的混淆，而不是限制数量。
[0044](实施例1)
在这个实施例中，将参照图1A至图1C、图2、图3A至图3C和图4A至图4C来描述脉冲信号输出电路以及包括脉冲信号输出电路的移位寄存器的配置示例。
[0045]<电路配置>
首先，将参照图1A至图1C来描述脉冲信号输出电路以及包括脉冲信号输出电路的移位寄存器的电路配置的示例。
[0046]这个实施例中所述的移位寄存器包括第一至第η脉冲信号输出电路10—1至10 —η(η彡2)以及传送时钟信号的第一至第四信号线11至14(参见图1Α)。将第一时钟信号(CLK1)提供给第一信号线11。将第二时钟信号(CLK2)提供给第二信号线12。将第三时钟信号(CLK3)提供给第三信号线13。将第四时钟信号(CLK4)提供给第四信号线14。
[0047]时钟信号是以规则间隔在Η电平信号(高电位)与L电平信号(低电位)之间交替的信号。在这里，第一至第四时钟信号(CK1至CK4)依次延迟1/4周期。在这个实施例中，通过使用时钟信号，执行脉冲信号输出电路的控制等。
[0048]第一至第η脉冲信号输出电路10—茂10 —η的每个包括第一输入端子21、第二输入端子22、第三输入端子23、第四输入端子24、第五输入端子25、第一输出端子26以及第二输出端子27 (参见图1Β)。
[0049]第一输入端子21、第二输入端子22和第三输入端子23电连接到第一至第四信号线11至14的任一个。例如，第一脉冲信号输出电路10—i中的第一输入端子21电连接到第一信号线11，第一脉冲信号输出电路10—i中的第二输入端子22电连接到第二信号线12，以及第一脉冲信号输出电路10—i中的第三输入端子23电连接到第三信号线13。另外，第二脉冲信号输出电路10—2中的第一输入端子21电连接到第二信号线12，第二脉冲信号输出电路10—2中的第二输入端子22电连接到第三信号线13，以及第二脉冲信号输出电路10 —2中的第三输入端子23电连接到第四信号线14。注意，在这里，描述第二至第四信号线12至14连接到第η脉冲信号输出电路10—?的情况。但是，哪些信号线连接到第η脉冲信号输出电路10—η取决于η的值。因此，要注意，本文所述的配置只是一个示例。
[0050]在这个实施例中所述的移位寄存器的第m脉冲信号输出电路(m ^ 2)中，第四输入端子24电连接到第(m-Ι)脉冲信号输出电路的第一输出端子26。在第m脉冲信号输出电路(m<n-2)中，第五输入端子25电连接到第(m+2)脉冲信号输出电路的第一输出端子26 ;第一输入端子26电连接到第(m+Ι)脉冲信号输出电路的第四输入端子24 ;以及第二输出端子27向OUT(m)输出信号。
[0051]例如，第三脉冲信号输出电路10—3中的第四输入端子24电连接到第二脉冲信号输出电路10—2中的第一输出端子26。第三脉冲信号输出电路10—3中的第五输入端子25电连接到第五脉冲信号输出电路10—5中的第一输出端子26。第三脉冲信号输出电路10—3中的第一输入端子26电连接到第四脉冲信号输出电路10—4中的第四输入端子24以及第一脉冲信号输出电路10—i中的第五输入端子25。
[0052]另外，第一起始脉冲(SP1)从第五布线15输入到第一脉冲信号输出电路10—:中的第四输入端子24。将从前一级输出的脉冲输入到第k脉冲信号输出电路10—k(k是大于或等于2且小于或等于η的自然数)中的第四输入端子24。将第二起始脉冲(SP2)输入到第(η-l)脉冲信号输出电路10—η1中的第五输入端子25。将第三起始脉冲(SP3)输入到第η脉冲信号输出电路10—η中的第五输入端子25。第二起始脉冲(SP2)和第三起始脉冲(SP3)可从外部输入或者在电路内部生成。
[0053]接下来将描述第一至第η脉冲信号输出电路10—1至10 —η的具体配置。
[0054]第一至第η脉冲信号输出电路10—1至10 —η的每个包括:脉冲信号发生电路，其中包括第一至第四晶体管101至104 ;第一输入信号发生电路，其中包括第五至第七晶体管105至107 ;以及第二输入信号发生电路，其中包括第八至第十一晶体管108至111 (参见图1C)。此外，除了第一至第五输入端子21至25之外，还从第一和第二电源线31和32提供信号给第一至第十一晶体管101至111。
[0055]脉冲信号发生电路的配置的一个具体示例如下。
[0056]第一晶体管101的第一端子(下文中，“第一端子”表示源极端子和漏极端子其中之一)和第二晶体管102的第一端子电连接到第一输出端子26。类似地，第三晶体管103的第一端子和第四晶体管104的第一端子电连接到第二输出端子27。第一晶体管101的栅极端子、第三晶体管103的栅极端子和第一输入信号发生电路的输出端子相互电连接。第二晶体管102的栅极端子、第四晶体管104的栅极端子和第二输入信号发生电路的输出端子相互电连接。
[0057]将第一时钟信号输入到第一晶体管101的第二端子(下文中，“第二端子”表示源极端子和漏极端子中的另一个)。第一晶体管101的第二端子还用作脉冲信号输出电路中的第一输入端子21。第一电位(例如低电位Vss)通过第一电源线31提供给第二晶体管102的第二端子。将第一时钟信号输入到第三晶体管103的第二端子。第三晶体管103的第二端子还用作脉冲信号输出电路中的第一输入端子21。第一电位通过第一电源线31提供给第四晶体管104的第二端子。
[0058]第一输入信号发生电路的配置的一个具体示例如下。
[0059]第五晶体管105的第一端子、第六晶体管106的第一端子和第七晶体管107的第一端子相互电连接。此外，第七晶体管107的第二端子用作第一输入信号发生电路的输出端子。
[0060]第二电位通过第二电源线32提供给第五晶体管105的第二端子。第一电位通过第一电源线31提供给第六晶体管106的第二端子。把来自前一级的脉冲信号(在第一脉冲信号输出电路中，脉冲信号包括起始脉冲信号)输入到第五晶体管105的栅极端子。第五晶体管105的栅极端子用作第一输入信号发生电路的第一输入端子，并且用作脉冲信号输出电路的第四输入端子24。将第二输入信号发生电路的输出信号输入到第六晶体管106的栅极端子。第六晶体管106的栅极端子用作第一输入信号发生电路的第二输入端子。第二电位通过第二电源线32提供给第七晶体管107的栅极端子。
[0061]虽然在这个实施例中设置第七晶体管107，但是可采用没有第七晶体管107的配置。通过第七晶体管107，能够抑制可能由引导操作引起的第五晶体管105的第一端子的电位的升高。也就是说，能够防止将高偏压施加到第五晶体管105的栅极与源极之间(或者栅极与漏极之间)的区域；因此能够抑制第五晶体管105的退化。
[0062]第二输入信号发生电路的配置的一个具体示例如下。
[0063]第十一晶体管111的第二端子和第九晶体管109的第一端子相互电连接。第九晶体管的第二端子、第八晶体管的第二端子和第十晶体管的第一端子相互电连接，并且用作第二输入信号发生电路的输出端子。
[0064]第二电位通过第二电源线32提供给第八晶体管108的第一端子和第十一晶体管111的第一端子。第一电位通过第一电源线31提供给第十晶体管110的第二端子。把来自第二后级的脉冲信号输入到第八晶体管108的栅极端子，如图1A和图1B中所示。第八晶体管108的栅极端子用作第二输入信号发生电路的第一输入端子并且用作脉冲信号输出电路的第五输入端子25。将第二时钟信号输入到第九晶体管109的栅极端子。第九晶体管109的栅极端子用作第二输入信号发生电路的第二输入端子以及脉冲信号输出电路中的第二输入端子22。把来自前一级的脉冲信号(在第一脉冲信号输出电路中，脉冲信号是起始脉冲信号)输入到第十晶体管110的栅极端子。第十晶体管110的栅极端子用作第二输入信号发生电路的第三输入端子以及脉冲信号输出电路中的第四输入端子24。将第三时钟信号输入到第十一晶体管111的栅极端子。第十一晶体管111的栅极端子用作第二输入信号发生电路的第四输入端子以及脉冲信号输出电路中的第三输入端子23。
[0065]注意，在这个实施例中所述的脉冲信号输出电路中，第六晶体管106的沟道长度比第三晶体管103的沟道长度要长并且比第四晶体管104的沟道长度要长。此外，第十晶体管110的沟道长度比第三晶体管103的沟道长度要长并且比第四晶体管104的沟道长度要长。因此，第六晶体管106和第十晶体管110的阈值电压的偏移量能够降低，使得能够抑制退化。
[0066]注意，脉冲信号输出电路的组件(例如脉冲信号发生电路、第一输入信号发生电路和第二输入信号发生电路的配置示例)只是示例，并且所公开的本发明并不局限于此。
[0067]在这个实施例的以下描述中，其中第一晶体管101的栅极端子、第三晶体管103的栅极端子和第一输入信号发生电路的输出端子在图1C中所不的脉冲信号输出电路中相互连接的结点称作结点A。另外，其中第二晶体管102的栅极端子、第四晶体管104的栅极端子和第二输入信号发生电路的输出端子相互连接的结点称作结点B。
[0068]用于有利地执行引导操作的电容器可设置在结点A与第一输出端子26之间。此夕卜，还可设置电连接到结点B的电容器，以便保持结点B的电位。
[0069]注意，第一至第^^一晶体管101至111的每个优选地包括氧化物半导体。当氧化物半导体被包括在晶体管中，晶体管的断态电流能够降低。此外，与包括非晶硅等的晶体管相比，包括氧化物半导体的晶体管的通态电流和场效应迀移率能够增加。此外，能够抑制晶体管的退化。因此，实现消耗低功率、能够以高速度进行操作并且以较高精度进行操作的电子电路。注意，在这里省略包括氧化物半导体的晶体管的描述，因为它在下面的实施例中详细描述。
[0070]< 操作 >
接下来参照图2、图3A至图3C以及图4A至图4C来描述图1A至图1C中所示移位寄存器的操作。具体来说，参照图3A至图3C以及图4A至图4C来描述图2中所示时序图中的第一至第六期间51至56的每个中的操作。在时序图中，CLK1至CLK4表示时