钟信号；SP1表示第一起始脉冲；0UT1至0UT4表示来自第一至第四脉冲信号输出电路10—1至10 —4的第二输出端子的输出；结点A和B表示在结点A和B的电位；以及SR0UT1至SR0UT4表示来自第一至第四脉冲信号输出电路10—:至10—4的第一输出端子的输出。
[0071]注意，在以下描述中，第一至第十一晶体管101至111全部是η沟道晶体管。此夕卜，在图3Α至图3C以及图4Α至图4C中，由实线所指示的晶体管表示晶体管处于传导状态(导通)，而由虚线所指示的晶体管表示晶体管处于非传导状态(截止)。
[0072]描述第一脉冲信号输出电路10—:的典型操作。第一脉冲信号输出电路10」的配置如上所述。此外，所输入的信号和所提供的电位之间的关系如上所述。注意，在以下描述中，VDD用于将要提供给输入端子和电源线的所有高电位(又称作Η电平、Η电平信号等)，并且Vss用于将要提供给输入端子和电源线的所有低电位(又称作L电平、L电平信号等)。
[0073]在第一期间51中，SP1处于Η电平，使得将高电位提供给用作第一脉冲信号输出电路10—i中的第四输入端子24的第五晶体管105的栅极端子和第十晶体管110的栅极端子。因此，第五晶体管105和第十晶体管110导通。在第一期间51中，CLK3也处于Η电平，使得第十一晶体管111也导通。另外，由于将高电位提供给第七晶体管107的栅极端子，所以第七晶体管107也导通(参见图3Α)。
[0074]当第五晶体管105和第七晶体管107导通时，结点Α的电位升高。当第十晶体管110导通时，结点B的电位下降。第五晶体管105的第二端子的电位为VDD。因此，第五晶体管105的第一端子的电位变为VDD-V_5，其是通过从第二端子的电位中减去第五晶体管105的阈值电压所获得的电位。第七晶体管107的栅极端子的电位为VDD。因此，在作为第七晶体管107的阈值电压的Vt_高于或等于V_5的情况下，结点A的电位变为VDD-Vt_，由此第七晶体管107截止。另一方面，在Vt_低于V _。5的情况下，结点A的电位升高到V DD-Vthl05,同时第七晶体管107保持为导通。下文中，在第一期间51中所得到的结点A的电位表示为VAH。在这里，vthl()5和V t_分别是第五晶体管105的阈值电压和第七晶体管107的阈值电压。对于其它晶体管，情况也会是这样。当结点A的电位达到VAH时，第五晶体管105和第七晶体管107截止；因此，使结点A处于浮态，同时其电位保持在VAH。
[0075]当结点A的电位变为VAH时，第一晶体管101和第三晶体管103导通。在这里，CLK1处于L电平，从第一输出端子26和第二输出端子27输出L电平信号。
[0076]在第二期间52中，CLK1的电位从L电平改变成Η电平。由于第一晶体管101和第三晶体管103导通，所以第一输出端子26的电位和第二输出端子27的电位升高。此外，在第一晶体管101的栅极端子与源极端子(或漏极端子)之间生成电容；通过该电容，其栅极端子和源极端子(或漏极端子)电容性地耦合。类似地，在第三晶体管103的栅极端子与源极端子(或漏极端子)之间生成电容；通过该电容，其栅极端子和源极端子(或漏极端子)电容性地親合。因此，当第一输出端子26的电位和第二输出端子27的电位升高(引导操作)时，处于浮态的结点Α的电位升高。结点A的电位最终变成高于VDD+Vthm，并且第一输出端子26的电位和第二输出端子27的电位的每个变为Vdd(H电平)(参见图2和图3B)。
[0077]在第二期间52中，第十晶体管110导通；因此，结点B保持在L电平。因此，能够抑制当第一输出端子26的电位从L电平改变成Η电平时发生的因电容耦合引起的结点Β的电位的变化，使得能够防止因电位的变化引起的故障。
[0078]在第三期间53中，SP1变为L电平，使得第五晶体管105和第十晶体管110截止。此外，CLK1保持在Η电平，并且结点Α的电位没有改变；因此，从第一输出端子26和第二输出端子27输出Vdd(H电平信号)(参见图3C)。注意，在第三期间53中，虽然结点B处于浮态，但是第一输出端子26的电位没有改变；因此，因电容耦合引起的故障是可忽略的。
[0079]在第四期间54中，由于CLK2和CLK3均处于Η电平，所以结点Β的电位在短时间期间中升高。此外，CLK1变为L电平。因此，第二晶体管102和第四晶体管104导通，使得第一输出端子26和第二输出端子27的电位在短时间期间中下降(参见图4Α)。
[0080]在第五期间55中，第五输入端子25 (即，SR0UT3)的电位保持在Η电平，由此保持结点Β的电位。因此，第二晶体管102、第四晶体管104和第六晶体管106保持为导通，使得第一输出端子26和第二输出端子27的电位保持在L电平(参见图4Β)。
[0081]在第六期间56中，第五输入端子25( S卩，SR0UT3)变为L电平，使得第八晶体管108截止。这时，使结点B处于浮态，同时保持电位。因此，第二晶体管102、第四晶体管104和第六晶体管106保持为导通(参见图4C)。
[0082]注意，例如，结点B的电位因晶体管的断态电流而下降。但是，具有充分低断态电流的晶体管(例如包括氧化物半导体的晶体管)没有这种问题；因此能够抑制结点B的电位的下降。
[0083]通过掺杂来控制包括硅的晶体管的阈值电压，但是无法通过掺杂来控制包括诸如氧化物半导体之类的宽能隙半导体(wide-gap semiconductor)的晶体管的阈值电压。因此，在包括宽能隙半导体的晶体管中，甚至当没有施加偏压到栅极时(甚至当栅极和源极具有相同电位时)，电流也可能在源极与漏极之间流动。但是，在这个实施例中所述的脉冲信号输出电路中，使第十晶体管110的沟道长度比第三晶体管103的沟道长度要长并且比第四晶体管104的沟道长度要长，由此能够抑制从结点B所生成的泄漏电流量；因此能够稳定地保持结点B的电位。此外，使第六晶体管106的沟道长度比第三晶体管103的沟道长度要长并且比第四晶体管104的沟道长度要长，由此能够抑制从结点A所生成的泄漏电流量；因此能够使结点A中的引导操作稳定。也就是说，通过这个实施例的结构，结点A的电位和结点B的电位能够保持长时间期间；因此，例如甚至当该结构用于具有低频的电路时，也能够防止故障。
[0084]注意，为了进一步抑制结点B的电位的下降，还可设置具有电连接到结点B的一个电极的电容器120，如图5Α中所示。例如，电容器120的另一个电极可电连接到第一电源线31ο
[0085]此外，能够通过使用具有其中至少两个栅极串联布置的多栅结构的第六晶体管106或第十晶体管110，来进一步抑制结点Β的电位的下降，如图5Β中所示。注意，虽然图5Β示出其中第六晶体管106和第十晶体管110均具有多栅结构的示例，但是第六晶体管106和第十晶体管110中只有一个可具有多栅结构。当然，图5Α中所示的结构和图5Β中所示的结构可结合使用。
[0086]借助于具有图5Β中所示多栅结构的晶体管，能够实现晶体管的冗余度。因此，能够改进脉冲信号输出电路的产量。
[0087]在CLK2和CLK3在下一个期间中均变为Η电平的情况下，第九晶体管109和第十一晶体管111导通，并且电位周期地提供给结点Β。因此，甚至当使用具有较高断态电流的晶体管时，能够防止脉冲信号输出电路的故障。
[0088]另外，通过其中从第m脉冲信号输出电路输出的脉冲与从第(m+Ι)脉冲信号输出电路输出的脉冲的一半重叠的驱动方法来驱动这个实施例中的移位寄存器。因此，与没有使用该驱动方法的情况相比，能够对布线充电较长时间期间。也就是说，通过该驱动方法，提供耐受重负荷并且以高频率进行操作的脉冲信号输出电路。
[0089](实施例2)
在这个实施例中，将参照图6A至图6C、图7、图8A至图8C以及图9A和图9B来描述与以上实施例中所述的脉冲信号输出电路和移位寄存器不同模式的脉冲信号输出电路以及包括脉冲信号输出电路的移位寄存器的配置示例及其操作。
[0090]<电路配置>
首先，将参照图6A至图6C来描述脉冲信号输出电路以及包括脉冲信号输出电路的移位寄存器的电路配置的示例。
[0091]这个实施例中所述的移位寄存器的配置与以上实施例中所述的移位寄存器类似。它们之间的差别之一在于，在第一至第η脉冲信号输出电路10—1至10 —η中没有设置第三输入端子23 (参见图6Α至图6C)。也就是说，将两种类型的时钟信号输入到一个脉冲信号输出电路。其它结构与上述实施例中类似。
[0092]由于在第一至第η脉冲信号输出电路10—茂10 —η中没有设置第三输入端子23，所以没有设置连接到第三输入端子23的第十一晶体管(参见图6C)。相应地，第二输入信号发生电路中的连接关系部分改变。
[0093]第二输入信号发生电路的配置的一个具体示例如下。
[0094]第九晶体管109的第二端子、第八晶体管108的第二端子和第十晶体管110的第一端子相互电连接，并且用作第二输入信号发生电路的输出端子。
[0095]第二电位通过第二电源线32提供给第八晶体管108的第一端子和第九晶体管109的第一端子。第一电位通过第一电源线31提供给第十晶体管110的第二端子。将脉冲信号输入到第八晶体管108的栅极端子。第八晶体管108的栅极端子用作第二输入信号发生电路的第一输入端子并且用作脉冲信号输出电路的第五输入端子25。将第二时钟信号输入到第九晶体管109的栅极端子。第九晶体管109的栅极端子用作第二输入信号发生电路的第二输入端子以及脉冲信号输出电路中的第二输入端子22。将脉冲信号输入到第十晶体管110的栅极端子。第十晶体管110的栅极端子用作第二输入信号发生电路的第三输入端子以及脉冲信号输出电路中的第四输入端子24。
[0096]注意，在这个实施例中所述的脉冲信号输出电路中，第六晶体管106的沟道长度比第三晶体管103的沟道长度要长并且比第四晶体管104的沟道长度要长。此外，第十晶体管110的沟道长度比第三晶体管103的沟道长度要长并且比第四晶体管104的沟道长度要长。因此，第六晶体管106和第十晶体管110的阈值电压的偏移量能够降低，使得能够抑制退化。
[0097]注意，上述配置只是一个示例，并且所公开的本发明并不局限于此。
[0098]在这个实施例的以下描述中，按照与上述实施例类似的方式，其中第一晶体管101的栅极端子、第三晶体管103的栅极端子和第一输入信号发生电路的输出端子在图6C中所示的脉冲信号输出电路中相互连接的结点称作结点A。另外，其中第二晶体管102的栅极端子、第四晶体管104的栅极端子和第二输入信号发生电路的输出端子相互连接的结点称作结点B。
[0099]用于有利地执行引导操作的电容器可设置在结点A与第一输出端子26之间。此夕卜，还可设置电连接到结点B的电容器，以便保持结点B的电位。
[0100]注意，第一至第十晶体管101至110的每个优选地包括氧化物半导体。当氧化物半导体被包括在晶体管中，晶体管的断态电流能够降低。此外，与包括非晶硅等的晶体管相比，包括氧化物半导体的晶体管的通态电流和场效应迀移率能够增加。此外，能够抑制晶体管的退化。因此，实现消耗低功率、能够以高速度进行操作并且以较高精度进行操作的电子电路。注意，在这里省略包括氧化物半导体的晶体管的描述，因为它在下面的实施例中详细描述。
[0101]〈操作〉
接下来参照图7、图8A至图8C以及图9A和图9B来描述图6A至图6C中所示移位寄存器的操作。具体来说，参照图8A至图8C以及图9A和图9B来描述图7中所示时序图中的第一至第五期间51至55的每个中的操作。在时序图中，CLK1至CLK4表示时钟信号；SP1表示第一起始脉冲；0UT1至0UT4表示来自第一至第四脉冲信号输出电路10—1至10 —4的第二输出端子的输出；结点A和B表示在结点A和B的电位；以及SR0UT1至SR0UT4表示来自第一至第四脉冲信号输出电路10—:至10—4的第一输出端子的输出。
[0102]注意，在以下描述中，第一至第十晶体管101至110全部是η沟道晶体管。此外，在图8Α至图8C以及图9Α和图9Β中，由实线所指不的晶体管表不晶体管处于传导状态(导通)，而由虚线所指示的晶体管表示晶体管处于非传导状态(截止)。
[0103]描述第一脉冲信号输出电路10—丨的典型操作。第一脉冲信号输出电路10」的配置如上所述。此外，所输入的信号和所提供的电位之间的关系如上所述。注意，在以下描述中，VDD用于将要提供给输入端子和电源线的所有高电位(又称作Η电平、Η电平信号等)，并且Vss用于将要提供给输入端子和电源线的所有低电位(又称作L电平、L电平信号等)。
[0104]在第一期间51中，SP1处于Η电平，使得将高电位提供给用作第一脉冲信号输出电路10—i中的第四输入端子24的第五晶体管105的栅极端子和第十晶体管110的栅极端子。因此，第五晶体管105和第十晶体管110导通。另外，由于将高电位提供给第七晶体管107的栅极端子，所以第七晶体管107也导通(参见图8A)。
[0105]当第五晶体管105和第七晶体管107导通时，结点A的电位升高。当第十晶体管110导通时，结点B的电位下降。第五晶体管105的第二端子的电位为VDD。因此，第五晶体管105的第一端子的电位变为VDD-V_5，其是通过从第二端子的电位中减去第五晶体管105的阈值电压所获得的电位。第七晶体管107的栅极端子的电位为VDD。因此，在作为第七晶体管107的阈值电压的Vt_高于或等于V_5的情况下，结点A的电位变为VDD-Vt_，由此第七晶体管107截止。另一方面，在Vt_低于V _。5的情况下，结点A的电位升高到V DD-Vthl05,同时第七晶体管107保持为导通。下文中，在第一期间51中所得到的结点A的电位表示为VAH。当结点A的电位达到VAH时，第五晶体管105和第七晶体管107截止；因此，使结点A处于浮态，同时其电位保持在VAH。
[0106]当结点A的电位变为VAH时，第一晶体管101和第三晶体管103导通。在这里，由于CLK1处于L电平，所以从第一输出端子26和第二输出端子27输出L电平信号。
[0107]在第二期间52中，CLK1的电位从L电平改变成Η电平。由于第一晶体管101和第三晶体管103导通，所以第一输出端子26的电位和第二输出端子27的电位升高。此外，在第一晶体管101的栅极端子与源极端子(或漏极端子)之间生成电容；通过该电容，其栅极端子和源极端子(或漏极端子)电容性地耦合。类似地，在第三晶体管103的栅极端子与源极端子(或漏极端子)之间生成电容；通过该电容，其栅极端子和源极端子(或漏极端子)电容性地親合。因此，当第一输出端子26的电位和第二输出端子27的电位升高(引导操作)时，处于浮态的结点Α的电位升高。结点A的电位最终变成高于VDD+Vthm，并且第一输出端子26的电位和第二输出端子27的电位的每个变为Vdd(H电平)(参见图7和图8B)。
[0108]在第三期间53中，CLK2变为Η电平，并且第九晶体管109导通。相应地，结点Β的电位升高。当结点Β的电位升高时，第二晶体管102、第四晶体管104和第六晶体管106导通，并且结点Α的电位下降。因此，第一输出端子26的电位和第二输出端子27的电位变为L电平(参见图8C)。
[0109]在第四期间54中，CLK2变为L电平，并且第九晶体管109截止。第五输入端子25( S卩，SR0UT3)变为Η电平，并且第八晶体管108导通。因此，保持结点Α的电位和结点B的电位，并且第一输出端子26的电位和第二输出端子27的电位保持在L电平(参见图9A) ο
[0110]在第五期间55中，第五输入端子25(即，SR0UT3)的电位变为L电平，由此保持结点Β的电位。因此，第二晶体管102、第四晶体管104和第六晶体管106保持为导通，使得第一输出端子26和第二输出端子27的电位保持在L电平(参见图9Β)。
[0111]注意，例如，结点Β的电位因晶体管的断态电流而下降。但是，具有充分低断态电流的晶体管(例如包括氧化物半导体的晶体管)没有这种问题。
[0112]通过掺杂来控制包括硅的晶体管的阈值电压，但是无法通过掺杂来控制包括诸如氧化物半导体之类的宽能隙半导体的晶体管的阈值电压。因此，在包括宽能隙半导体的晶体管中，甚至当没有施加偏压到栅极时(甚至当栅极和源极具有相同电位时)，电流也可能在源极与漏极之间流动。但是，在这个实施例中所述的脉冲信号输出电路中，使第十晶体管110的沟道长度比第三晶体管103的沟道长度要长并且比第四晶体管104的沟道长度要长，由此能够抑制从结点Β所生成的泄漏电流量；因此能够稳定地保持结点Β的电位。此外，使第六晶体管106的沟道长度比第三晶体管103的沟道长度要长并且比第四晶体管104的沟道长度要长，由此能够抑制从结点A所生成的泄漏电流量；因此能够使结点A中的引导操作稳定。也就是说，通过这个实施例的结构，结点A的电位和结点B的电位能够保持长时间期间；因此，例如甚至当该结构用于具有低频的电路时，也能够防止故障。
[0113]注意，为了进一步抑制结点B的电位的下降，还可设置具有电连接到结点B的一个电极的电容器120，如图10A中所示。例如，电容器120的另一个电极可电连接到第一电源线31。
[0114]此外，能够通过使用具有其中至少两个栅极串联布置的多栅结构的第六晶体管106或第十晶体管110，来进一步抑制结点B的电位的下降，如图10B中所示。注意，虽然图10B示出其中第六晶体管106和第十晶体管110均具有多栅结构的示例，但是第六晶体管106和第十晶体管110其中之一可具有多栅结构。当然，图10A中所示的结构和图10B中所示的结构可结合使用。
[0115]借助于具有图10B中所示多栅结构的晶体管，能够实现晶体管的冗余度。因此，能够改进脉冲信号输出电路的产量。
[0116]在下一个期间中CLK2变为Η电平的情况下，第九晶体管109导通，并且电位周期地提供给结点Β。因此，甚至当使用具有较高断态电流的晶体管时，能够防止脉冲信号输出电路的故障。
[0117]如上所述，这个实施例中所述的结构、方法等能够与其它实施例中所述的结构、方法等的任一个适当组合。
[0118](实施例3)
在这个实施例中，参照图11Α至图11D来描述能够在以上实施例中所述的脉冲信号输出电路和移位寄存器中使用的晶体管的示例。对于晶体管的结构没有特殊限制。例如，能够采用诸如顶栅结构、底栅结构、交错结构或平面结构之类的适合结构。备选地，晶体管可具有其中形成一个沟道形成区的单栅结构或者其中形成两个或更多沟道形成区的多栅结构。备选地，晶体管可具有一种结构，其中两个栅电极层在沟道区之上和之下隔着栅绝缘层形成。
[0119]图11Α至图11D示出晶体管的截面结构的示例。图11Α至图11D中所示的晶体管各包括氧化物半导体作为半导体。使用氧化物半导体的优点是能够通过简单低温过程来获得的高迀移率和低断态电流。
[0120]图11Α中所示的晶体管410是底栅晶体管的示例，并且又称作反交错晶体管。
[0121]晶体管410包括设置在具有绝缘表面的衬底400之上的栅电极层401、栅绝缘层402、氧化物半导体层403、源电极层405a和漏电极层405b。此外，设置与氧化物半导体层403相接触的绝缘层407。在绝缘层407之上形成保护绝缘层409。
[0122]图11B中所示的晶体管420是称作沟道保护(沟道阻止)晶体管的底栅晶体管的示例，并且又称作反交错晶体管。
[0123]晶体管420包括设置在具有绝缘表面的衬底400之上的栅电极层401、栅绝缘层402、氧化物半导体层403、用作沟道保护层的绝缘层427、源电极层405a和漏电极层405b。此外，设置保护绝缘层409。
[0124]图11C中所示的晶体管430是底栅晶体管的示例。晶体管430包括设置在具有绝缘表面的衬底400之上的栅电极层401、栅绝缘层402、源电极层405a、漏电极层405b和氧化物半导体层403。此外，设置与氧化物半导体层403相接触的绝缘层407。此外，在绝缘层407之上形成保护绝缘层409。
[0125]在晶体管430中，栅绝缘层402设置在衬底400和栅电极层401之上并且与其接触，以及源电极层405a和漏电极层405b设置在栅绝缘层402之上并且与其接触。此外，氧化物半导体层403设置在栅绝缘层402、源电极层405a和漏电极层405b之上。
[0126]图11D中所示的晶体管440是顶栅晶体管的示例。晶体管440包括设置在具有绝缘表面的衬底400之上的绝缘层437、氧化物半导体层403、源电极层405a、漏电极层405b、栅绝缘层40