非重叠电路和高压驱动电路的制作方法
【专利摘要】本发明公开一种非重叠电路和高压驱动电路。该非重叠电路，包括第一非重叠单元；所述第一非重叠单元包括串联的第一PMOS管、第一电阻和第一NMOS管；所述第一PMOS管的栅极接第一信号输入端，源极接高电位供应端，漏极连接在所述第一电阻和第一信号输出端之间；所述第一NMOS管的栅极接第二信号输入端，源极接低电位供应端；漏极连接在所述第一电阻和第二信号输出端之间。该高压驱动电路包括反相电路、与反相电路相连的非重叠电路和与非重叠电路相连的驱动桥电路。该非重叠电路结构简单，所采用的元器件较少，有利于节省成本和占用面积。该高压驱动电路可有效避免驱动桥电路中的漏电流过大，而影响驱动桥电路的正常工作。
【专利说明】
非重叠电路和高压驱动电路
技术领域
[0001]本发明涉及高压集成电路领域，尤其一种非重叠电路和高压驱动电路。
【背景技术】
[0002]高压集成电路技术是现代电力电子技术领域内一种不可或缺的技术，它越来越多的被应用在功率M0SFET、IGBT的驱动领域。高压集成电路是一种由各种保护电路、低压控制电路和高压功率器件组成的栅极驱动电路，高压集成电路通过对PWM信号进行处理后控制功率器件导通和关断，完成功率的变换，也就完成了弱电控制强电的过程，因此它是一种将电力电子与半导体技术完美相结合的技术，并由此显著的提高了整机的集成度和稳定性，具有集成密度高、体积小、速度快、功耗低等优点，高压集成电路逐渐取代传统的分立器件成为一种新趋势。高压集成电路要完成对功率MOSFET或IGBT的驱动，这就要求驱动电路要有一定的驱动能力。
[0003]驱动电路输出端的灌电流和拉电流的能力是受N型和P型金属氧化物半导体场效应晶体管的宽长比的大小所影响，而N型和P型金属氧化物半导体场效应晶体管不能同时导通，否则会因非同相的PMOS管和NMOS管同时导通而造成的电路短路的严重风险，针对这种电路风险我们可以采用非重叠电路产生两个不同时序的方波信号来驱动PMOS管和匪OS管，以避免出现PMOS管和NMOS管同时导通而产生瞬间流向地的大电流，产生大的开关损耗。
[0004]如图1所示，现有高压集成电路中的高压驱动电路100包括设置在高电位供应端VB和低电位供应端VS之间的非重叠电路130、PM0S管PlO和匪OS管N10;非重叠电路130的一输出端131与PMOS管PlO的栅极相连，另一输出端132与NMOS管的栅极相连;PMOS管PlO的漏极和NMOS管NI O的漏极接在一起构成驱动电路100的信号输出端OUT。
[0005]如图2所示，非重叠电路130包括与非门U1、或非门U2、反相器U3、U4、U5、U6、U7和U8。其中，与非门Ul的一输入端接驱动电路100的信号输入端IN，另一输入端接非重叠电路130的输出端132，输出端与串联的反相器U3、U5和U7相连，反相器U7的输出端为非重叠电路130的一输出端131。或非门U2的一输入端接驱动电路100的信号输入端IN，另一输入端接非重叠电路130的输出端131，输出端与串联的反相器U4、U6和U8相连，反相器U8的输出端为非重叠电路130的一输出端132。
[0006]如图3所示，与非门Ul包括与一输入端相连的PMOS管Pll和匪OS管Nll，与另一输入端相连的PMOS管P12和NMOS管N12，PM0S管Pl 1、PM0S管P12和NMOS管N12的漏极接在一起构成与非门Ul的输出端。如图4所示，或非门U2包括与一输入端相连的PMOS管P21和匪OS管N21，与另一输入端相连的PMOS管P22和NMOS管N22，PM0S管P22、NM0S管N21和匪OS管N22的漏极接在一起构成或非门U2的输出端。如图5所示，反相器U3、U4、U5、U6、U7和U8均包括PMOS管P31和NMOS管N3I。
[0007]现有高压驱动电路的非重叠电路由逻辑门电路和反相器电路组成，所用的MOS管比较多，占用的面积较大，且产生的漏电流比较大，因此所需的功耗也比较大。
【发明内容】
[0008]本发明要解决的技术问题在于，针对现有高压驱动电路的非重叠电路存在的问题，提供一种结构简单、元器件少且占用面积小的非重叠电路和高压驱动电路。
[0009]本发明解决其技术问题所采用的技术方案是:一种非重叠电路，连接在高电位供应端和低电位供应端之间，包括第一非重叠单元;所述第一非重叠单元包括串联的第一PMOS管、第一电阻和第一 NMOS管;所述第一 PMOS管的栅极接第一信号输入端，源极接高电位供应端，漏极连接在所述第一电阻和第一信号输出端之间；所述第一 NMOS管的栅极接第二信号输入端，源极接低电位供应端;漏极连接在所述第一电阻和第二信号输出端之间。
[0010]优选地，所述第一电阻是可调电阻。
[0011]优选地，还包括第二非重叠单元;所述第二非重叠单元包括串联第二PMOS管、第二电阻和第二 NMOS管;所述第二 PMOS管的栅极接第三信号输入端，源极接高电位供应端，漏极连接在所述第二电阻与所述第一信号输入端之间;所述第二 NMOS管的栅极接所述第三信号输入端，源极接低电位供应端，漏极连接在所述第二电阻与所述第二信号输入端之间。
[0012]优选地，所述第二电阻是可调电阻。
[0013]本发明还提供一种高压驱动电路，连接在所述高电位供应端和低电位供应端之间，包括反相器电路、非重叠电路和驱动桥电路；
[0014]所述反相器电路，与第四信号输入端相连，用于对所述第四信号输入端输入的信号进行反相处理，形成反向信号；
[0015]所述非重叠电路，与所述反相器电路相连，用于对所述反向信号进行处理，形成死区时间；
[0016]所述驱动桥电路，与所述非重叠电路和第三信号输出端相连，用于对所述反相信号进行处理，以形成驱动电流并通过所述第三信号输出端输出。
[0017]优选地，所述驱动桥电路包括驱动PMOS管和驱动NMOS管；所述驱动PMOS管的栅极与所述第一信号输出端相连，源极与所述高电位供应端相连，漏极连接在所述驱动NMOS管的漏极和所述第三信号输出端之间；所述驱动匪OS管的栅极与所述第二信号输出端相连，源极与所述低电位供应端相连，漏极连接在所述驱动PMOS管的漏极和所述第三信号输出端之间。
[0018]优选地，所述反相器电路包括反相PMOS管和反相NMOS管；所述反相PMOS管的栅极与第四信号输入端相连，源极与所述高电位供应端相连，漏极连接在所述反相NMOS管的漏极和所述第三信号输入端之间；所述反相匪OS管的栅极与所述第四信号输入端相连，源极与所述低电位供应端相连，漏极连接在所述反相PMOS管与所述第三信号输入端之间。
[0019]本发明与现有技术相比具有如下优点:本发明所提供的非重叠电路包括串联的第一PNOS管、第一电阻和第一 NMOS管，结构简单、所采用的元器件较少，占用面积小，有利于节省成本。
[0020]本发明所提供的高压驱动电路中，通过反相器电路与驱动桥电路配合，以保证第四信号输入端输入的信号和第三信号输出端的输出信号同相;设置在反相器电路与驱动桥电路之间的非重叠电路，用于形成死区时间，使反相信号形成不同时序的方波信号，从而避免驱动桥电路中的漏电流过大而损坏驱动桥电路。并且该非重叠电路结构简单，所采用的元器件较少，占用面积小且有利于节省成本。
【附图说明】
[0021]下面将结合附图及实施例对本发明作进一步说明，附图中:
[0022]图1是现有技术中驱动电路的电路图。
[0023]图2是现有技术中非重叠电路的电路图。
[0024]图3是现有技术中与非门Ul的电路图。
[0025]图4是现有技术中或非门U2的电路图。
[0026]图5是现有技术中反相器U3、U4、U5、U6、U7和U8的电路图。
[0027 ]图6是本发明实施例1中的高压驱动电路的电路图。
[0028]图7是本发明实施例2中的高压驱动电路的电路图。
[0029]图8是图7中高压驱动电路的时序图。
[0030]图中:10、反相器电路;P4、反相PMOS管;N4、反相匪OS管；20、非重叠电路；21、第一非重叠单元;P2、第一PMOS管;N2、第一NMOS管;Rl、第一电阻；22、第二非重叠单元;P3、第二PMOS管;N3、第二匪OS管；R2、第二电阻；30、驱动桥电路;P1、驱动PMOS管;N1、驱动匪OS管；310、第一信号输入端;320、第二信号输入端;330、第一信号输出端;340、第二信号输出端；300、第三信号输入端。
【具体实施方式】
[0031]为了对本发明的技术特征、目的和效果有更加清楚的理解，现对照附图详细说明本发明的【具体实施方式】。
[0032]实施例1
[0033]图6示出本实施例中的高压驱动电路的电路图。该高压驱动电路包括连接在高电位供应端VB和低电位供应端VS之间的反相器电路10、与反相器电路10相连的非重叠电路20和与非重叠电路20相连的驱动桥电路30。其中，反相器电路10与第四信号输入端IN相连，驱动桥电路30与第三信号输出端OUT相连。该高压驱动电路工作时，从第四信号输入端IN输入的信号经反相器电路10进行反相处理，形成并输出反相信号；非重叠电路20对反相信号进行处理，形成死区时间，以减少驱动桥电路30的馈通电流;驱动桥电路30对非重叠电路20输出的反相信号进行反相处理，以形成较大的驱动电流并通过第三信号输出端OUT输出，从而达到高压驱动的目标。
[0034]如图6所示，本实施例中的非重叠电路20，连接在高电位供应端VB和低电位供应端VS之间，包括第一非重叠单元21。第一非重叠单元21包括串联的第一 PMOS管P2、第一电阻Rl和第一 NMOS管N2。第一 PMOS管P2的栅极接第一信号输入端310，源极接高电位供应端极连接在第一电阻Rl和第一信号输出端330之间。第一NMOS管N2的栅极接第二信号输入端320，源极接低电位供应端VS;漏极连接在第一电阻Rl和第二信号输出端340之间。其中，第一电阻Rl是可调电阻，可通过调节第一电阻Rl的阻值延长从第一 PMOS管P2和第一 NMOS管N2的输出信号的时序，以避免驱动桥电路30中的漏电流过大而损坏驱动桥电路30。
[0035]如图6所示，驱动桥电路30包括驱动PMOS管Pl和驱动NMOS管NI。驱动PMOS管Pl的栅极与非重叠电路20的第一信号输出端330相连，源极与高电位供应端VB相连，漏极连接在驱动NMOS管NI的漏极和第三信号输出端OUT之间，用于向第三信号输出端OUT输出较大的灌电流(即驱动电流)。驱动NMOS管NI的栅极与第二信号输出端340相连，源极与低电位供应端VS相连，漏极连接在驱动PMOS管PI的漏极和第三信号输出端OUT之间，用于向第三信号输出端OUT输出较大的拉电流(即驱动电流)。可以理解地，驱动PMOS管Pl和驱动WOS管NI配合以形成较大的驱动电流，另外，驱动PMOS管Pl和驱动匪OS管NI还可对第一信号输出端330和第二信号输出端340输出的信号起反相作用。
[0036]可以理解地，由于驱动桥电路30中驱动PMOS管Pl和驱动NMOS管NI可起到信号反相的作用，为保证从第四信号输入端IN输入的信号和从第三信号输出端OUT输出的信号的相位相同，需在第四信号输入端IN与驱动桥电路30之间设置反相器电路10。
[0037]具体地，反相器电路10包括反相PMOS管P4和反相匪OS管N4。反相PMOS管P4的栅极与第四信号输入端IN相连，源极与高电位供应端VB相连，漏极连接在反相NMOS管N4的漏极和第三信号输入端300之间。相应地，反相NMOS管N4的栅极与第四信号输入端IN相连，源极与低电位供应端VS相连，漏极连接在反相PMOS管P4与第三信号输入端300之间。即反相PMOS管P4和反相匪OS管N4的栅极均与第四信号输入端IN相连，漏极均与非重叠电路20相连。本实施例中，非重叠电路20的第一信号输入端310和第二信号输入端320与反相器电路10的第三信号输入端300相连。
[0038]如图6所示，当第四信号输入端IN由高电平信号变为低电平信号时，低电平信号经反相PMOS管P4处理后变为高电平信号，并通过第三信号输入端300输出高电平信号至第一非重叠单元21。本实施例中，第三信号输入端300与第一信号输入端310和第二信号输入端320重合。高电平信号使得第一 PMOS管P2迅速关断且第一匪OS管N2迅速打开，第一非重叠单元21的第二信号输出端340的电压由于第一 NMOS管N2的导通而被迅速拉低，从而导致驱动NMOS管NI的栅极电压因为迅速下降而使得驱动NMOS管NI迅速的关断。同时驱动PMOS管Pl的栅极电容通过第一电阻Rl放电而使放电时间增大，导致驱动PMOS管Pl的导通时序相对于驱动NMOS管NI的关断时序就会晚一点，这样驱动NMOS管NI的关断时序和驱动PMOS管Pl的导通时序不一致，避免驱动PMOS管Pl和驱动匪OS管NI同时导通，有利于减小驱动PMOS管Pl和驱动NMOS管NI的馈通电流。可以理解地，第一非重叠单元21的设置有利于减少驱动桥电路30中的驱动PMOS管Pl和驱动匪OS管NI的馈通电流，避免损坏驱动PMOS管Pl和驱动匪OS管NI。可以理解地，驱动PMOS管Pl的栅极电容通过第一电阻Rl放电，以延长驱动PMOS管Pl的导通时序，可通过调节第一电阻Rl的电阻值大小，以调节驱动NMOS管NI的关断时序和驱动PMOS管Pl的导通时序的时间间隔，达到保护驱动PMOS管Pl和驱动NMOS管NI的作用。
[0039]如图6所示，当第四信号输入端IN由低电平信号变为高电平信号时，高电平信号经反相匪OS管N4处理后变为低电平信号，并通过第三信号输入端300输出低电平信号至第一非重叠单元21。低电平信号使得第一匪OS管N2迅速关断且第一 PMOS管P2迅速打开，第一非重叠单元21的第一信号输出端330的电压由于第一 PMOS管P2的导通而被迅速拉高，从而导致驱动PMOS管Pl的栅极电压因为迅速升高而使得驱动PMOS管Pl迅速的关断。同时驱动NMOS管NI的栅极电容通过第一电阻Rl充电而使充电时间增大，导致驱动NMOS管NI的导通时序相对于驱动PMOS管Pl的关断时序就会晚一点，这样驱动PMOS管Pl的关断时序和驱动NMOS管NI的导通时序不一致，以避免驱动NMOS管NI和驱动PMOS管Pl同时导通，有利于减小驱动PMOS管Pl和驱动NMOS管NI的馈通电流。可以理解地，第一非重叠单元21的设置有利于减少驱动PMOS管Pl和驱动NMOS管NI的馈通电流，以避免驱动PMOS管Pl和驱动NMOS管NI损坏，达到保护驱动PMOS管Pl和驱动NMOS管NI的作用。可以理解地，驱动NMOS管NI的栅极电容通过第一电阻Rl的充电，以延长驱动NMOS管NI导通时序，可通过调节第一电阻Rl的电阻值大小，以调节驱动NMOS管NI的导通时序与驱动PMOS管Pl的关断时序的时间间隔，达到保护驱动PMOS管Pl和驱动NMOS管NI的作用。
[0040]可以理解地，该高压驱动电路的反相器电路10、非重叠电路20和驱动桥电路30等电路结构简单，所采用的元器件较小，占用面积小且有利于节省成本。而且，非重叠电路20通过第一电阻Rl延长驱动PMOS管Pl的栅极电容放电时间，或延长驱动NMOS管NI的栅极电容充电时间，使得驱动PMOS管Pl和第一NMOS管N2得到不同时序的方波信号，以避免驱动PMOS管Pl和驱动匪OS管NI同时导通，有利于减少驱动PMOS管Pl和驱动匪OS管NI的馈通电流，减少功率损耗。
[0041 ] 实施例2
[0042]图7示出本实施例中的高压驱动电路的电路图。该高压驱动电路包括反相器电路10、非重叠电路20和驱动桥电路30。其中，反相器电路10与第四信号输入端IN相连，非重叠电路20与反相器电路10和驱动桥电路30相连，驱动桥电路30与第三信号输出端OUT相连。该高压驱动电路工作时，从第四信号输入端IN输入的信号经反相器电路10进行反相处理，形成并输出反相信号;非重叠电路20对反相信号进行处理，形成死区时间，以减少驱动桥电路30的馈通电流;驱动桥电路30对非重叠电路20输出的反相信号进行处理，以形成较大的驱动电流并通过第三信号输出端OUT输出，从而达到高压驱动的目标。
[0043]如图7所示，驱动桥电路30包括驱动PMOS管Pl和驱动NMOS管NI。驱动PMOS管Pl的栅极与非重叠电路20的非重叠电路20的第一信号输出端330相连，源极与高电位供应端VB相连，漏极连接在驱动匪OS管NI的漏极和第三信号输出端OUT之间，用于向第三信号输出端OUT输出较大的灌电流(S卩驱动电流)。驱动NMOS管NI的栅极与非重叠电路20的第二信号输出端340相连，源极与低电位供应端VS相连，漏极连接在驱动PMOS管Pl的漏极和第三信号输出端OUT之间，用于向第三信号输出端OUT输出较大的拉电流(即驱动电流)。
[0044I非重叠电路20包括第一非重叠单元21。第一非重叠单元21包括串联的第一 PMOS管P2、第一电阻Rl和第一 NMOS管N2。第一 PMOS管P2的栅极接第一信号输入端310，源极接高电位供应端，漏极连接在第一电阻Rl和第一信号输出端330之间。第一 NMOS管N2的栅极接第二信号输入端320，源极接低电位供应端VS;漏极连接在第一电阻Rl和第二信号输出端340之间。其中，第一电阻R1是可调电阻，可通过调节第一电阻則的阻值延长第一PMOS管P2和第一NMOS管N2输出信号的时序，以避免驱动桥电路30中的漏电流过大。
[0045]非重叠电路20还包括与第一非重叠单元21相连的第二非重叠单元22。第二非重叠单元22包括串联第二 PMOS管P3、第二电阻R2和第二 NMOS管N3。第二 PMOS管P3的栅极接与反相器电路10的第三信号输入端300，源极接高电位供应端VB，漏极连接在第二电阻R2与第二非重叠单元22的第一信号输入端310之间；第二 NMOS管N3的栅极接与反相器电路10的第三信号输入端300，源极接低电位供应端VS，漏极连接在第二电阻R2与第二非重叠单元22的第二信号输入端320之间。其中是，第二电阻R2是可调电阻，可通过调节第二电阻R2的阻值延长第二 PMOS管P3和第二 NMOS管N3输出信号的时序，以避免第一非重叠单元21之间存在过大的漏电流。
[0046]反相器电路10包括反相PMOS管P4和反相NMOS管N4。反相PMOS管P4的栅极与第四信号输入端IN相连，源极与高电位供应端VB相连，漏极连接在反相NMOS管N4的漏极和第三信号输入端300之间。反相NMOS管N4的栅极与第四信号输入端IN相连，源极与低电位供应端VS相连，漏极连接在反相PMOS管P4与第三信号输入端300之间。即反相PMOS管P4和反相NMOS管N4的栅极均与第四信号输入端IN相连，漏极均与非重叠电路20的第二非重叠单元22相连。
[0047]本实施例所提供的高压驱动电路的目标在于提供较大的驱动电流，因此，流经反相器电路10、非重叠电路20和驱动桥电路30的电流逐级增大。由于驱动桥电路30的输出的驱动电流极大，为减小驱动桥电路30中驱动PMOS管Pl和驱动匪OS管NI之间的馈通电流，在驱动桥电路30之间设置第一非重叠单元21。第一非重叠单元21的电流远小于驱动桥电路30的电流，可直接与反相器电路10相连，以驱动第一非重叠单元21，使得电流从反相器电路
10、第一非重叠单元21和驱动桥电路30逐级增大，如实施例1所示。当然，也可以在反相器电路10与第一非重叠单元21之间设置第二非重叠单元22(如本实施例所示)，减小第一非重叠单元21中可能存在的馈通电流，进一步减小驱动桥电路30的馈通电流;此时，第二非重叠单元22的电流远小于第一非重叠单元21的电流，可通过反相器电路10驱动，使得反相器电路
10、第二非重叠单元22、第一非重叠单元21和驱动桥电路30逐级增大。
[0048]该高压驱动电路的工作过程如下:
[0049]如图7结合图8所示，当第四信号输入端IN由高电平信号变为低电平信号时，低电平信号经反相PMOS管P4处理后变为高电平信号，并通过第三信号输入端300输出至第二非重叠单元22。高电平信号使得第二 PMOS管P3迅速关断而第二匪OS管N3迅速打开，使得与第二NMOS管N3的漏极相连的第二信号输入端320的电压由于第二 NMOS管N3的导通而被迅速拉低，从而导致第一匪OS管N2的栅极电压因为迅速下降而使得第一匪OS管N2迅速的关断。同时第一PMOS管P2的栅极电容通过第二电阻R2放电而使放电时间增大，导致第一PMOS管P2的导通时序相对于第一NMOS管N2的关断时序就会晚一点，这样第一NMOS管N2的关断时序和第一 PMOS管P2的导通时序不一致，避免第一 PMOS管P2和第一 NMOS管N2同时导通，有利于减小第一 PMOS管P2和第一匪OS管N2的馈通电流。可以理解地，第二非重叠单元22的设置有利于减少第一非重叠单元21中的第一 PMOS管P2和第一 NMOS管N2的馈通电流，以达到避免第一PMOS管P2和第一匪OS管N2损坏的作用。可以理解地，第一 PMOS管P2的栅极电容通过第二电阻R2放电，以延长第一PMOS管P2的导通时序，可通过调节第二电阻R2的电阻值大小，以调节第一 NMOS管N2的关断时序和第一 PMOS管P2的导通时序的时间间隔，达到保护第一 PMOS管P2和第一 NMOS管N2的作用。
[0050]第一PMOS管P2的输出的高电平信号通过第一信号输出端330和第二信号输出端340分别到达驱动PMOS管Pl的栅极和驱动匪OS管NI的栅极。由于第一 PMOS管P2打开后驱动PMOS管Pl的栅极在第一时间Tl变为高电平，因此，驱动PMOS管Pl在第一时间Tl关断。而驱动匪OS管NI的栅极电容通过第一电阻Rl充电，延长驱动NMOS管NI的导通时间，使其在经过时间差ΛΤ1后于第二时间T2导通，从而使得驱动PMOS管Pl关断时序和驱动NMOS管NI的导通时序不一致，避免驱动PMOS管Pl和驱动匪OS管NI同时导通，有利于减小驱动PMOS管Pl和驱动匪OS管NI的漏极电流I，减小功率损耗。可以理解地，通过第一电阻Rl与驱动匪OS管NI的栅极电容的配合，以延长驱动NMOS管NI的导通时序，可通过调整第一电阻Rl的电阻值大小，以调节驱动PMOS管Pl的关断时序和驱动NMOS管NI的的导通时序，因此，第一电阻Rl是可调电阻，可通过调节第一电阻Rl的阻值，以调节所需的时间差ΛΤ1。
[0051]如图7结合图8所示，当第四信号输入端IN由低电平信号变为高电平信号时，高电平信号经反相NMOS管N4处理后变为低电平信号，并通过第三信号输入端300输出至第二非重叠单元22。低电平信号使得第二 NMOS管N3迅速关断而第二 PMOS管P3迅速打开，使得与第一非重叠单元21的第一信号输入端310的电压由于第二PMOS管P3的导通而被迅速拉高，从而导致第一PMOS管P2的栅极电压因为迅速升高而使得第一PMOS管P2迅速的关断.同时第一NMOS管N2的栅极电容通过第二电阻R2充电而使充电时间增大，导致第一 NMOS管N2的导通时序相对于第一PMOS管P2的关断时序就会晚一点，这样第一PMOS管P2的关断时序和第一NMOS管N2的导通时序不一致，以避免第一匪OS管N2和第一PMOS管P2同时导通，有利于减小第一PMOS管P2和第一 NMOS管N2的馈通电流。可以理解地，第二非重叠单元22的设置有利于减少第一非重叠单元21中的第一PMOS管P2和第一NMOS管N2的馈通电流，以达到保护第一PMOS管P2和第一 NMOS管N2的作用。可以理解地，第一 NMOS管N2的栅极电容通过第二电阻R2的充电，以延长第一 NMOS管N2导通时序，可通过调节第二电阻R2的电阻值大小，以调节第一 NMOS管N2的导通时序与第一 PMOS管P2的关断时序的时间间隔，达到保护第一 PMOS管P2和第一 NMOS管N2的作用。
[0052]第一NMOS管N2的低电平信号通过第一信号输出端330和第二信号输出端340分别到达驱动PMOS管Pl的栅极和驱动NMOS管NI的栅极。由于第一匪OS管N2打开后驱动匪OS管NI的栅极在第三时间T3变为低电平，因此，驱动NMOS管NI在第三时间T3关断。而驱动PMOS管Pl的栅极电容通过第一电阻Rl放电，延长驱动PMOS管Pl的导通时间，使其经过时间差ΛΤ2后于第四时间T4导通，从而使得驱动匪OS管NI的关断时序和驱动PMOS管Pl的导通时序不一致，避免驱动PMOS管Pl和驱动匪OS管NI同时导通，有利于减小驱动PMOS管Pl和驱动匪OS管NI的漏极电流I，减小功率损耗。可以理解地，通过第一电阻Rl与驱动PMOS管Pl的配合，以延长驱动PMOS管Pl的导通时序，可通过调节第一电阻Rl的电阻值大小，以调节驱动PMOS管Pl的导通时序和驱动WOS管NI的关断时序，使得驱动PMOS管Pl导通时序和驱动匪OS管NI的关断时序不一致，有利于减小驱动PMOS管Pl和驱动匪OS管NI的漏极电流I，减小功率损耗。因此，第一电阻Rl是可调电阻，可通过调节第一电阻Rl的阻值大小，以调节所需的时间差ΛΤ2ο
[0053]本实施例中所提供的高压驱动电路通过第二电阻R2延长第一PMOS管Ρ2的栅极电容放电时间，或延长第一WOS管Ν2的栅极电容充电时间，使得第一PMOS管Ρ2和第一匪OS管Ν2得到不同时序的方波信号，以避免第一 PMOS管Ρ2和第一WOS管Ν2同时导通，有利于减少第一 PMOS管Ρ2和第一 NMOS管Ν2的馈通电流，减少功率损耗。该高压驱动电路还通过第一电阻Rl延长驱动PMOS管Pl的栅极电容放电时间，或延长驱动WOS管NI的栅极电容充电时间，使得驱动PMOS管Pl和第一匪OS管Ν2得到不同时序的方波信号，以避免驱动PMOS管Pl和驱动NMOS管NI同时导通，有利于减少驱动PMOS管PI和驱动NMOS管NI的馈通电流，减少功率损耗。
[0054]本发明是通过上述具体实施例进行说明的，本领域技术人员应当明白，在不脱离本发明范围的情况下，还可以对本发明进行各种变换和等同替代。另外，针对特定情形或具体情况，可以对本发明做各种修改，而不脱离本发明的范围。因此，本发明不局限于所公开的具体实施例，而应当包括落入本发明权利要求范围内的全部实施方式。
【主权项】
1.一种非重叠电路，连接在高电位供应端(VB)和低电位供应端(VS)之间，其特征在于，包括第一非重叠单元(21);所述第一非重叠单元(21)包括串联的第一PMOS管(P2)、第一电阻(Rl)和第一NMOS管(N2);所述第一PMOS管(P2)的栅极接第一信号输入端(310)，源极接高电位供应端，漏极连接在所述第一电阻(Rl)和第一信号输出端(330)之间;所述第一 NMOS管(N2)的栅极接第二信号输入端(320)，源极接低电位供应端(VS);漏极连接在所述第一电阻(Rl)和第二信号输出端(340)之间。2.根据权利要求1所述的非重叠电路，其特征在于，所述第一电阻(Rl)是可调电阻。3.根据权利要求1所述的非重叠电路，其特征在于，还包括第二非重叠单元(22);所述第二非重叠单元(22)包括串联第二 PMOS管(P3)、第二电阻(R2)和第二 NMOS管(N3);所述第二PMOS管(P3)的栅极接第三信号输入端(300)，源极接高电位供应端(VB)，漏极连接在所述第二电阻(R2)与所述第一信号输入端(310)之间；所述第二 NMOS管(N3)的栅极接所述第三信号输入端(300)，源极接低电位供应端(VS)，漏极连接在所述第二电阻(R2)与所述第二信号输入端(320)之间。4.根据权利要求3所述的非重叠电路，其特征在于，所述第二电阻(R2)是可调电阻。5.—种高压驱动电路，连接在所述高电位供应端(VB)和低电位供应端(VS)之间，其特征在于，包括反相器电路(10)、权利要求1-4任一项所述的非重叠电路(20)和驱动桥电路(30); 所述反相器电路(10)，与第四信号输入端(IN)相连，用于对所述第四信号输入端(IN)输入的信号进行反相处理，形成反向信号； 所述非重叠电路(20)，与所述反相器电路(10)相连，用于对所述反向信号进行处理，形成死区时间； 所述驱动桥电路(30)，与所述非重叠电路(20)和第三信号输出端(OUT)相连，用于对所述反相信号进行处理，以形成驱动电流并通过所述第三信号输出端(OUT)输出。6.根据权利要求5所述的高压驱动电路，其特征在于，所述驱动桥电路(30)包括驱动PMOS管(Pl)和驱动NMOS管(NI);所述驱动PMOS管(Pl)的栅极与所述第一信号输出端(330)相连，源极与所述高电位供应端(VB)相连，漏极连接在所述驱动NMOS管(NI)的漏极和所述第三信号输出端(OUT)之间；所述驱动匪OS管(NI)的栅极与所述第二信号输出端(340)相连，源极与所述低电位供应端(VS)相连，漏极连接在所述驱动PMOS管(Pl)的漏极和所述第三信号输出端(OUT)之间。7.根据权利要求5所述的高压驱动电路，其特征在于，所述反相器电路(10)包括反相PMOS管(P4)和反相NMOS管(N4);所述反相PMOS管(P4)的栅极与第四信号输入端(IN)相连，源极与所述高电位供应端(VB)相连，漏极连接在所述反相NMOS管(N4)的漏极和所述第三信号输入端(300)之间;所述反相NMOS管(N4)的栅极与所述第四信号输入端(IN)相连，源极与所述低电位供应端(VS)相连，漏极连接在所述反相PMOS管(P4)与所述第三信号输入端(300)之间。
【文档编号】H03K19/0944GK105915211SQ201610332671
【公开日】2016年8月31日
【申请日】2016年5月17日
【发明人】高舰艇, 高存旗, 刘杰
【申请人】深圳芯能半导体技术有限公司