状态保持逻辑电路和状态保持触发器的制造方法
【专利摘要】本发明提供一种状态保持逻辑电路和状态保持触发器。本发明提供的状态保持逻辑电路，包括：第一反相器，输出第二频率信号CN；第二反相器，输出第一频率信号C；下拉N通道晶体管；栅极电路；第一闩锁，接收来自第一数据输入节点D1的数据信号，其中该第一闩锁依据该第一频率信号C和该第二频率信号CN而运作；以及第二闩锁，耦接至该第一闩锁，输出数据信号，其中该第二闩锁依据该第一频率信号C和该第二频率信号CN而运作，且其中该第二闩锁更包括：栅极以及三态反馈组件，其中该三态反馈组件受该第一频率信号C和该第二频率信号CN控制而被致能或被禁能。本发明提供的状态保持逻辑电路和状态保持触发器能够节省半导体芯片面积。
【专利说明】
状态保持逻辑电路和状态保持触发器
技术领域
[0001 ]本发明有关于状态保持逻辑电路及其相关结构和方法。
【背景技术】
[0002]现今有很多状态保持触发器结构。例如:“用于电源关闭应用的状态保持触发器”，Hamid Mahmoodi Meimand?IEEE Internat1nal Symposium on Circuits and Systems(ISCAS)第11-677至11-680页；美国专利编号8，253，438“低漏电和数据保持电路”；美国专利公开编号2011/0298516“频率状态独立保持主从式触发器”。状态保持触发器和闩锁通常具有额外的巴伦闩锁电路。当该触发器或该闩锁在保持模式时，该巴伦闩锁电路储存该触发器或该R锁的逻辑状态。在该保持模式操作结束时，当该触发器或该R锁再次操作于普通主动(normal active)模式时，该巴伦闩锁电路所储存的该逻辑状态被加载回装置的第一级(primary)闩锁。基于多种因素，实现该触发器或该闩锁的电路通常牵涉到不想要的大量的半导体芯片面积。其他提出过具有保持模式的装置并未包括额外的巴伦闩锁，例如，美国专利编号7，639，056 “用于电源关闭应用的极小面积附加保持触发器”；美国专利公开编号2011/0248759“保持触发器”；美国专利公开编号2010/0308876“半导体集成电路及其储存和回复初始状态的方法”。
【发明内容】
[0003]为了解决上述的技术问题，本发明特提供一种新型状态保持逻辑电路和状态保持触发器。
[0004]在本申请第一方面，状态保持逻辑电路包括另外的多个电路组件、频率信号输入节点CK、保持信号输入节点RT、重置信号输入节点RN、第一数据输入节点D1、第一数据输出节点Q1、第一反相器、第二反相器、下拉N通道晶体管、栅极电路、第一闩锁和第二闩锁。该第一反相器具有输入线和输出线。该第一反相器的该输入线被耦接至该频率信号输入节点CK。该第一反相器输出第二频率信号CN至该第一反相器的该输出线。该第二反相器具有输入线和输出线。该第二反相器的该输入线被耦接至该第反相器的该输出线。该第二反相器输出第一频率信号C至该第二反相器的该输出线。该下拉N通道晶体管具有耦接至接地节点的源极、耦接至该频率信号输入节点CK的漏极和耦接至该保持信号输入节点RT的栅极。该栅极电路具有第一输入线、第二输入线以及输出线。该栅极电路的该第一输入线被耦接至该保持信号输入节点RT。该栅极电路的该第二输入线被耦接至该重置信号输入节点RN。该栅极电路输出重置信号RS至该栅极电路的该输出线。该第一闩锁具有输入线和输出线。该第一闩锁的该输入线被耦接以接收来自该第一数据输入节点Dl的数据信号。该第一闩锁依据该第一频率信号C和该第二频率信号CN而运作。该第二闩锁具有一输入线和一输出线。该第二闩锁的该输入线被耦接至该第一闩锁的该输出线。该第二闩锁的该输出线被耦接以输出数据信号至该第一数据输出节点Q1。该第二闩锁依据该第一频率信号C和该第二频率信号CN而运作。该第二闩锁更包括栅极和三态反馈组件。该栅极具有第一输入线、第二输入线以及输出线。该三态反馈组件具有输入线和输出线。该三态反馈组件的该输入线被耦接至该栅极的该输出线。该三态反馈组件的该输出线被耦接至该栅极的该第一输入线。该三态反馈组件受该第一频率信号C和该第二频率信号CN控制而被致能或被禁能。第二供应电压VSUP2供应电压至该第一反相器、该第二闩锁的该栅极和该第二闩锁的三态反馈组件。第一供应电压VSUPl供应电压至该第二反相器和该第一闩锁。
[0005]设置主动高态保持信号至该保持信号输入节点RT使该状态保持逻辑电路进入保持模式。在该保持模式时，即使该第一供应电压VSUPl并未被供应至该状态保持逻辑电路，该状态保持逻辑电路仍通过该第二供应电压VSUP2维持在其所储存的逻辑状态。在该保持模式下设置主动低态保持信号至该重置信号输入节点RN并无法对该状态保持逻辑电路产生影响，亦不会使该状态保持逻辑电路被重置。当该状态保持逻辑电路并未在该保持模式时(当该状态保持逻辑电路被操作在其主动状态时)，设置该主动低态保持信号至该重置信号输入节点RN使该状态保持逻辑电路被异步重置。在一个实施例中，该状态保持逻辑电路不具有额外的巴伦闩锁。该状态保持逻辑电路仅具有N型井区，且该状态保持逻辑电路的所有P信道晶体管皆被放置于该N型井区之上。
[0006]在本申请第二方面，该状态保持逻辑电路的该频率和重置信号产生逻辑驱动该第一闩锁和该第二闩锁，如同额外的至少一闩锁对。每一闩锁对具有数据输入端和数据输出端。该状态保持逻辑电路整体为具有引入主动高态保持信号端RT和引入主动低态重置信号端RN的多位缓存器。
[0007]在本申请的第三方面，状态保持逻辑电路包括另外的多个电路组件、频率信号输入节点CK、保持信号输入节点RTN、重置信号输入节点RN、第一数据输入节点D1、第一数据输出节点Q1、第一栅极、第一反相器、第二反相器、第三反相器、拉升P通道晶体管、第一闩锁和第二R锁。该第一栅极具有第一输入线、第二输入线以及输出线。该第一栅极的该第一输入线被耦接至该频率信号输入节点ck。该第一栅极的该第二输入线被耦接至该保持信号输入节点RTN。该第一栅极输出第二频率信号CN至该第一栅极的该输出线。该第一反相器具有输入线和输出线。该第一反相器的该输入线被耦接至该第一栅极的该输出线。该第一反相器输出第一频率信号C至该第一反相器的该输出线。该第二反相器具有输入线和输出线，其中该第二反相器的该输入线被耦接至该重置信号输入节点RN。该第三反相器具有输入线和输出线。该第三反相器的该输入线被耦接至该第二反相器的该输出线。该第三反相器输出重置信号RS至该第三反相器的该输出线。该拉升P通道晶体管具有耦接至VSUPl供应电压节点的源极和耦接至该第一闩锁的该第三反相器的该输入线的漏极。该第一闩锁具有输入线和输出线。该第一闩锁的该输入线被耦接以接收来自该第一数据输入节点Dl的数据信号。该第一闩锁依据该第一频率信号C和该第二频率信号CN而运作。该第二闩锁具有输入线和输出线。该第二闩锁的该输入线被耦接至该第一闩锁的该输出线。该第二闩锁的该输出线被耦接以输出数据信号至该第一数据输出节点Q1。该第二闩锁依据该第一频率信号C和该第二频率信号CN而运作。该第二闩锁更包括第二栅极和三态反馈组件。该第二栅极具有第一输入线、第二输入线以及输出线。该三态反馈组件具有输入线和输出线。该三态反馈组件的该输入线被耦接至该第二栅极的该输出线。该三态反馈组件的该输出线被耦接至该第二栅极的该第一输入线。该三态反馈组件受该第一频率信号C和该第二频率信号CN控制而被致能或被禁能。第二供应电压VSUP2供应电压至该第一反相器、该第三反相器、该第二闩锁的该第二栅极和该第二闩锁的三态反馈组件。第一供应电压VSUPl供应电压至该第一闩锁。
[0008]设置主动低态保持信号至该保持信号输入节点RT使该状态保持逻辑电路进入保持模式。在该保持模式时，即使该第一供应电压VSUPl并未被供应至该状态保持逻辑电路，该状态保持逻辑电路仍通过该第二供应电压VSUP2维持在其所储存的逻辑状态。在该保持模式下设置该主动低态保持信号至该重置信号输入节点RN并无法对该状态保持逻辑电路产生影响，亦不会使该状态保持逻辑电路被重置。当该状态保持逻辑电路并未在该保持模式时(当该状态保持逻辑电路被操作在其主动状态时)，设置该主动低态保持信号至该重置信号输入节点RN使该状态保持逻辑电路被异步重置。在一实施例中，该状态保持逻辑电路不具有额外的巴伦闩锁。该状态保持逻辑电路仅具有N型井区，且该状态保持逻辑电路的所有P信道晶体管皆被放置于该N型井区之上。
[0009]在本申请第四方面，该状态保持逻辑电路的该频率和重置信号产生逻辑驱动该第一闩锁和该第二闩锁，如同额外的至少一闩锁对。每一闩锁对具有数据输入端和数据输出端。该状态保持逻辑电路整体为具有引入主动低态保持信号端RTN和引入主动低态重置信号端RN的多位缓存器。
[0010]本发明的新型状态保持逻辑电路和状态保持触发器能够节省半导体芯片面积。
[0011]本发明的这些及其他的目的对于本领域的技术人员来说，在阅读了下述优选实施例的详细说明以后是很容易理解和明白的，所述优选实施例通过多幅图予以揭示。
【附图说明】
[0012]图1是依据本申请提出的状态保持触发器I的符号。
[0013]图2是图1的状态保持触发器I的电路图。
[0014]图3是反相器的电路图。
[0015]图4是或非门的电路图。
[0016]图5是与非门的电路图。
[0017]图6是二态反相器的电路图。
[0018]图7是具有额外的下拉禁能端DIS的三态反相器的电路图。
[0019]图8是图表设定图2的状态保持触发器I的四种特性。
[0020]图9是以波形图举例说明图2的状态保持触发器I的操作。
[0021]图1OA以图2的状态保持触发器I的布局图表示该N型井区和多晶硅特征。
[0022]图1OB以图2的状态保持触发器I的布局图表示金属化的水平延伸特征。
[0023]图1OC以图2的状态保持触发器I的布局图表示金属化的垂直延伸特征。
[0024]图1OD以图2的状态保持触发器I的布局图表示金属化的该水平延伸特征、金属化的垂直延伸特征和内部金属层穿孔。
[0025]图1OE是图1OA沿着切线A-A’的简化横切面图。
[0026]图11是依据本申请的另一方面提出状态保持触发器200的符号。
[0027]图12是图11的状态保持触发器200的电路图。
[0028]图13是依据申请的另一方面提出多位保持缓存器300的符号。
[0029]图14是图13的多位保持缓存器300的电路图。
【具体实施方式】
[0030]本说明书及权利要求书使用了某些词语代指特定的组件。本领域的技术人员可理解的是，制造商可能使用不同的名称代指同一组件。本文件不通过名字的差别，而通过功能的差别来区分组件。在以下的说明书和权利要求书中，词语“包括”是开放式的，因此其应理解为“包括，但不限于...”。
[0031 ]图1是具有主动高态保持信号输入和主动低态异步重置信号输入的状态保持触发器I的符号。重要的是，状态保持触发器I减少晶体管数目，具有在该保持模式时的低功耗，亦具有快速的响应时间以离开该保持模式，亦具有单一 N型井区(该触发器的所有P通道晶体管皆被放置于该N型井区之上)，且不具有巴伦闩锁。
[0032]该符号具有数据输入线D及其节点2、数据输出线Q及其节点3、频率信号输入线CK及其节点4、主动高态输入线RT及其节点5、主动低态异步重置信号输入线RN及其节点6、第一供应电压输入线VSUPl及其节点7、第二供应电压输入线VSUP2及其节点8和接地线及其节点9。该触发器依据接收自频率信号输入线CK的节点4的频率信号的多个上升边缘而运作。通过施加逻辑低态重置信号于该主动低态异步重置信号输入线RN及其节点6，该触发器可被异步重置。此时，供应电压VSUPl和供应电压VSUP2供应电压至该触发器，且该触发器在保持状态。该保持状态亦称为运作该保持模式。若该触发器完全由供应电压VSUPl和供应电压VSUP2供电(例如，VSUPl和VSUP2的电压值皆为1.2伏特)且若在该主动高态输入线RT及其节点5的该保持信号在数字逻辑低态，则该触发器称为在该主动状态。该主动状态亦称为运作该主动模式。
[0033]在另一方面，若在该主动高态输入线RT及其节点5的该保持信号在数字逻辑高态，则该触发器在该保持状态(而非在该主动状态)。若该触发器在该保持状态，则该触发器不需通过该第二供应电压输入线VSUP2及其节点8接收供电。即使该第一供应电压VSUPl并未被供应至该触发器且该触发器不在该保持状态，由于该第二供应电压VSUP2始终供应电压至该电路，该第二供应电压VSUP2亦被称为“始终开启(always on)”供应电压。在该主动状态期间，通过该输入线7供应该第一供应电压VSUPl至该触发器的外部电压供应电路(未标示)能有效被该触发器切断，使得该第一供应电压VSUPl掉至O伏特。通过该输入线8供应该第二供应电压VSUP2至该触发器的外部电压供应电路(未标示)，使得该第二供应电压VSUP2由使用于该主动模式期间的较高的额定电压(例如，1.2伏特)降低至使用于该保持模式的低电压(例如，0.75伏特)。该触发器被称为由VSUPl供应电压，且被称为由VSUP2供应电压。该术语“由…供应电压”来描述，在特定实施例中，由一个或多个外部电压供应电路供应电压至该触发器，其中外部电压供应电路在如前文所述的主动模式和该保持模式时产生该供应电压至该输入线和导体7和8。
[0034]当该触发器在保持状态时，由于在频率信号输入线CK及其节点4接收频率信号的上升边缘或是由于设置在主动低态异步重置信号输入线RN及其节点6的重置信号为低态，储存于该触发器的数字逻辑电平不会受到改变。
[0035]图2是保持触发器I的电路图。触发器I包括频率和重置信号产生逻辑电路10以及第一闩锁11和第二闩锁12。频率和重置信号产生逻辑电路10包括第一反相器13、第二反相器14、下拉N通道晶体管15和栅极电路16。栅极电路16包括或非门17和第三反相器18。第一反相器13具有输入线19和输出线20。该第一反相器的该输入线被耦接至该触发器的该频率信号输入线CK及其节点4。该第一反相器输出第二频率信号CN至该第一反相器的输出线20。第二反相器14具有输入线21和输出线22。该第二反相器的该输入线被耦接至该第一反相器的该输出。该第二反相器输出第一频率信号C至该第二反相器的输出线22。下拉N通道晶体管15具有源极线端23、栅极线端24和漏极线端25。源极线端23被耦接至接地节点及导体26。漏极线端25被耦接至该第一反相器的输入线19。栅极线端24被耦接至该触发器的保持信号输入线RT及其节点5。或非门17具有第一输入线27、第二输入线28和输出线29。该或非门的该第一输入线被耦接至该触发器的保持信号输入线RT。该或非门的该第二输入线被耦接至该触发器的重置输入线RN。第三反相器18具有输入线30和输出线31。第三反相器18的输入线30被耦接至该或非门的输出线29。第三反相器18输出内部重置信号RS至其输出线31。
[0036]第一闩锁11包括反相器32、第一三态反相器33、拉升P通道晶体管34和第二三态反相器35。反相器32具有输入线36和输出线37。第一三态反相器33具有输入线38和输出线39。第一反相器32的输出线37被親接至第一三态反相器33的输入线38。第一三态反相器33的输出线39被耦接至反相器32的输入线36。拉升P通道晶体管34具有耦接至第一三态反相器33的输出线39的漏极线端40。拉升P通道晶体管34的源极线端41被耦接至VSUPl供应电压节点及导体42。拉升P通道晶体管34的栅极线端43被耦接以接收来自第三反相器18的输出线31的该内部重置信号RS。第二三态反相器35具有输入线44和输出线45。输入线44被耦接至D输入线2，且输出线45被耦接至第一三态反相器32的输入线36。
[0037]在一个实施例中，第一三态反相器33和第二三态反相器35的每一者具有仅两个P通道晶体管。第一三态反相器33或第二三态反相器35皆不具有以其栅极耦接以接收该内部重置信号RS的P信道晶体管。第一闩锁11之中仅有一个以其栅极耦接以接收该内部重置信号RS的P信道晶体管，且该P通道晶体管是拉升P通道晶体管34。第一闩锁11的上述详情减少整个触发器I的晶体管数目。
[0038]第二闩锁12包括栅极46、三态反馈组件47、三态反相器48和输出反相器58。在一个实施例中，栅极46是与非门且三态反馈组件47是三态反相器。栅极46具有第一输入线49、第二输入线50和输出线51。三态反馈组件47具有输入线52和输出线53。栅极46的输出线51被耦接至三态反馈组件47的输入线52。三态反馈组件47的输出线53被耦接至栅极46的输入线49。栅极46的第二输入线50被耦接以接收来自第三反相器18的输出线31的该内部重置信号RS。第二闩锁12的三态反相器48的输入线54被耦接至第一闩锁11的反相器32的输出线37。第二闩锁12的三态反相器48的输出线55被耦接至栅极46的输入线49。反相器58的输入线56被耦接至栅极46的输出线51。反相器58的输出线57被耦接至该触发器的该数据输出线Q及其节点3。
[0039]在图2中，组件13、18、46和47的多个符号以斜线的方式表示。如图中说明“由VSUP2供应电压”所指，斜线指示该多个组件是由第二供应电压VSUP2供应电压。并未由斜线方式表示的其余电路组件14、17、15、34、33、32、35、48和57则由第一供应电压VSUPl供应电压。在本图中，该第一频率信号C被供应至所有标示为“C”的节点、线和导体。同样地，该第二频率信号CN被供应至所有标示为“CN”的节点、线和导体。同样地，该内部重置信号RS被供应至所有标示为“RS”的节点、线和导体。当该触发器运作于该主动状态且未被重置时，该第一闩锁和该第二闩锁依据该第一频率信号C和该第二频率信号CN而运作。例如，若该第一频率信号C在逻辑低态且该第二频率信号CN在逻辑高态，则该第一闩锁由于第二三态反相器35致能且第一三态反相器33禁能而为透明的(transparent)。在该第一闩锁的该数据输入上的信号通过该第一闩锁提供至该第一闩锁的该数据输出。然而，若该第一频率信号C在逻辑高态且该第二频率信号CN在逻辑低态，则该第一闩锁由于第二三态反相器35禁能且第一三态反相器33致能而为闩锁的(latched)。在该第一闩锁的该数据输入上的信号被有效的锁在反相器32的该输入及其节点，且在反相器32的该输出线的反相的逻辑状态通过反馈三态反相器33供应回去输入线36。该第二闩锁则以类似的方式运作。
[0040]图3是反相器100的电路图。该反相器包括P通道晶体管101和N通道晶体管102。图2的反相器13、14、18、32、57的结构即如图3所示。
[0041 ]图4是或非门110的电路图。该或非门包括两个P通道晶体管111、112和两个N通道晶体管113、114。图2的或非门17的结构即如图4所示。
[0042]图5的与非门120的电路图。与非门包括两个P通道晶体管121、122和两个N通道晶体管123、124。图2的栅极46的结构即如图5所示。
[0043]图6是三态反相器130的电路图。该三态反相器与非门包括两个P通道晶体管131、132和两个N通道晶体管133、134。图2的三态反相器47和48的结构即如图6所示。
[0044]图7是具有额外的下拉禁能线端141的三态反相器140的电路图。该三态反相器包括两个P通道晶体管142、143和三个N通道晶体管144-146。在禁能线141上的数字逻辑高态信号避免该三态反相器的输出线147的电压被拉至接地电位或拉至端点148的电压。图2的第一闩锁11的三态反相器33和35的结构即如图7所示。
[0045]若图2的触发器I是在该主动状态且触发器I接收到该主动低态重置信号RN的低态脉冲，则该内部重置信号RS的多个脉冲在低态。该内部重置信号RS在低态使得拉升P通道晶体管34开启，并使得三态反相器33和三态反相器35无法将其输出线连接至地。因此，在第一闩锁11的反相器32的输入36上节点149的电压被拉升至数字逻辑高态。此为该第一闩锁的该重置状态。在第二闩锁12中，该内部重置信号RS在低态使得与非门46驱动数字逻辑高态信号至其输出线51。反馈三态反相器47被使能，因此反馈三态反相器47驱动数字逻辑低态信号反馈至与非门46的第一输入线49。第二闩锁12在此情形下为闩锁的(latched)以至于反相器58输出数字逻辑低态至该触发器的数据输出线Q及其节点3。因此，当该主动低态重置信号RN在该触发器在该主动状态下被设置为低态时(供应电压VSUPl和供应电压VSUP2皆被供应至该触发器且该保持输入信号RT并未被设置为高态时)，使得该触发器被异步重置。
[0046]若供应电压VSUPl和供应电压VSUP2皆被供应至图2的触发器I，而该主动高态保持输入信号RT被设置在数字逻辑高态，则无关于该重置输入信号RN的数字逻辑电平，在或非门17的第一输入线27上的该数字逻辑高态信号致使内部重置信号RS在数字逻辑高态。由于该内部重置信号RS无法在数字逻辑低态，该触发器不会被重置。因此，当该触发器在该保持状态时，图2的触发器I的该主动低态重置信号RN被禁能。
[0047]当该触发器在该保持状态时，即使第一供应电压VSUPl未被供应至该触发器，该触发器仍维持其所储存的状态。由于第一反相器13是由第二供应电压VSUP2提供电压，该引入频率信号CK的数字逻辑反相信号被驱动至第一反相器13的输出线20。然而，在该保持状态时，下拉N通道晶体管15致使第一反相器13的输入线19上出现数字逻辑低态。该引入频率信号CK并非通过外部逻辑电路所驱动。由于第一反相器13的该输入线的数字逻辑电平在低态，该第一反相器驱动该内部第二频率信号CN的数字逻辑电平至高态。若第二反相器14的输入线21的数字逻辑电平出现高态时，即使该第一供应电压VSUPl未被供应至该触发器，在第二反相器14之中的该下拉N通道晶体管导通。在第二反相器14的中的该下拉N通道晶体管导通致使该内部第二频率信号C被下拉至接地电位。因此，该第一频率信号C被下拉至接地电位(数字逻辑低态)且该第二频率信号C被驱动至数字逻辑高态电平。供应至该第二闩锁的反馈三态反相器47的信号C和CM立于有效数字三态逻辑电平之上，且反馈三态反相器47是由供应电压VSUP2供电，所以反馈三态反相器47是已致能和可操作的。在另一方面，该第二闩锁的其他反馈三态反相器48被禁能且未被供电。反馈三态反相器47因而驱动与非门46的第一输入线49并维持该第二闩锁的逻辑状态在闩锁(latched)状态。与非门46由供应电压VSUP2供电，但该内部重置信号RS的数字逻辑电平维持在高态数字逻辑电平，所以该内部重置信号RS无法重置该第二闩锁。由于该保持信号RT在该保持模式之中在高态数字逻辑电平，该内部重置信号RS保证维持在该高态数字逻辑电平。若该保持信号RT在高态数字逻辑电平，则或非门17之中的下拉N通道晶体管开启并导通且或非门17将其输出线29的电压拉至接地电位(即使该或非门未被供电且该引入主动低态重置信号RN的逻辑状态未被定义)。由于反相器18的输入线30的电压在数字逻辑低态，且由于反相器18受到供电(受VSUP2供电)，反相器18驱动该内部重置信号RS至数字逻辑高态电平。
[0048]图8以图表设定图2的触发器I的多种特性。在该主动模式之中，供应至触发器I的第一供应电压VSUPl和第二供应电压VSUP2皆为1.2伏特的额定电压。在该保持模式之中，第一供应电压VSUPl并未供应至该触发器，所以第一供应电压VSUPl可被下拉至50毫伏特或降至O伏特。在该保持模式之中，供应至该触发器的第二供应电压VSUP2在0.75伏特的降低的低电压。
[0049]第9图以波形图举例说明图2的触发器I的操作。在图9中，单一周期时间5.0纳秒。在时间点TO至时间点T2期间，触发器I位于该主动模式。在时间点TO，A的频率为"O"，该触发器运作在该主动状态和模式且依据来自数据输入线D及其节点2的数字逻辑低态“O”的多个频率而运作。在该主动模式之中，供应至触发器I的第一供应电压VSUPl和第二供应电压VSUP2皆为1.2伏特的额定电压。在时间点TI，该触发器依据来自数据输入线D及其节点2的数字逻辑高态(“I”)而运作。在时间点Tl至时间点T2期间，A的频率由"O"转〃 I"。在时间点T2，第一供应电压VSUPl和第二供应电压VSUP2由1.2伏特的额定电压降至0.75伏特，并在该输入线及其节点5设置该保持信号RT。这导致该触发器进入该保持模式。该触发器的数字逻辑高态输出继续被驱动至该触发器的输出线Q及其节点3。在时间点T2至时间点T6期间，触发器I位于该保持模式，CK截止以节省功耗。在时间点T3，第一供应电压VSUPl不再供应至该触发器的VSUPl线和节点7。该触发器内部的该内部VSUPl节点和导体上的电压由该低供应电压0.75伏特降至大约50毫伏特。由于不再供电至第二闩锁12的输出反相器58，在数据输出线Q及其节点3的电压因而从其数字逻辑高态值0.75伏特开始降低。在时间点T3至时间点T4期间，该触发器在该其保持状态之中，且第一供应电压VSUPl不再供电至该触发器。然而，
0.75伏特的第二供应电压VSUP2仍供应至该触发器的VSUP2线及其节点8，所以该触发器内部的所有VSUP2节点和导体上的电压继续供电在0.75伏特。通过该保持模式，该频率信号被断开(gated off)以保存电力。在该举例之中，在时间点T4该外部主动低态重置信号RN被脉冲于低态，但该低态脉冲无法重置该触发器。此即为该触发器所需的运作模式。当该触发器在该保持模式时，在该触发器的该主动低态重置输入端的低态脉冲不会重置或改变该触发器所保持的状态。随后，在该波形图所示的运作实施例之中，该触发器已被带离该保持模式。因此，在时间点T5，第一供应电压VSUPl再次供应至0.75伏特的低电压。在时间点T2至时间点T5期间维持其逻辑状态的该第二闩锁的输出反相器58再次被供电(由第一供应电压VSUPl供电)，所以该触发器的数据输出线Q及其节点3再次被驱动至数字逻辑高态电平。在时间点T6至时间点TlO期间，触发器I位于该主动模式。在时间点T6，VSUPl和VSUP2增加至
1.2伏特的额定电压以运作于该主动模式，且该外部保持信号RT不再被设置(其由数字逻辑高态转换至数字逻辑低态)。因此，该触发器再次运作于其普通主动模式。该触发器继续维持数字逻辑“I”，且继续输出数字逻辑高态电平至其数据输出线Q及其节点3。该数字逻辑高态值是该触发器在运作保持模式期间之前输入的最后一逻辑值。在时间点T7，该触发器依据来自数据输入线D及其节点2输入的数字逻辑低态(“O”)而运作。在时间点T8，该触发器依据来自数据输入线D及其节点2输入的数字逻辑高态(“I”)而运作。因此，在时间点T6至时间点T8期间，该触发器可视为运作于其普通主动状态和模式。在图9的实施例中，该触发器随后被重置。在时间点T9，在线RN及其端点6的该主动低态外部重置输入信号RN被设置在低态。即使该频率信号输入线CK及其节点4的逻辑状态并未由低态转态至高态，该触发器还是被异步重置。需要注意的是，即使通过外部供应的该频率信号CK在频率信号输入线CK及其节点4的逻辑状态并未转态，该触发器的数据输出线Q及其节点3的数字逻辑电平仍快速地且异步地由数字逻辑高态电平掉至数字逻辑低态电平。
[0050]图1OA至图1OD是自上至下的多个布局图。某些层并未表示在多个布局图之中。
[0051]图1OA是以自上至下的一个布局图表示图2的状态保持触发器15的多晶硅层。附图标记150用以识别该触发器的矩形边界。附图标记151用以识别其中一条水平延伸条状的多晶硅。该多个条状形成该触发器的多种晶体管的栅极。附图标记152用以识别该触发器的N型井区。
[0052]图1OB是以自上至下的一个布局图表示金属化的该多个水平延伸特征。
[0053]图1OC是以自上至下的一个布局图表示金属化的该多个垂直延伸特征。
[0054]图1OD是以自上至下的一个布局图表示金属化的该多个水平延伸特征、金属化的该多个垂直延伸特征和特定内部金属层穿孔。
[0055]图1OE是图1OA沿着切线A-A’的简化横切面图。以下所说明的特定横切面具有四个多晶硅栅极晶体管Q1、Q2、Q3和Q4。晶体管Ql和Q4是N通道晶体管，而晶体管Q2和Q3是P通道晶体管。上述四个晶体管列于图2之中，但在图1OE之中给予上述四个晶体管不同识别标记Q1-Q4。从自上至下的视角，触发器I的结构具有矩形形状，且仅有一个N型井区152。单一的N型井区152延伸于图1OE所示P型半导体基板153的矩形区域之中。触发器I的所有P通道晶体管的源极扩散区和漏极扩散区延伸并放置在单一的N型井区152之中。触发器I并不具有位于N型井区152之外的P通道晶体管。在触发器的保持模式运作之下，横跨在N型井区152和P型半导体基板153之间PN接面的反向偏压维持在大约0.75伏特。
[0056]图11是具有主动低态保持信号输入RTN和主动低态异步重置信号输入RN的状态保持触发器200的符号。该符号具有数据输入线D及其节点202、数据输出线Q及其节点203、频率信号输入线CK及其节点204、主动低态保持信号输入线RTN及其节点205、主动低态异步重置信号输入线RN及其节点206、第一供应电压输入线VSUPl及其节点207、第二供应电压输入线VSUP2及其节点208和接地线及其节点209。触发器200依据在该频率信号输入线CK及其节点204接收的频率信号的多个上升边缘而运作。通过施加逻辑低态重置信号于该主动低态异步重置信号输入线RN及其节点206，触发器200可被异步重置。此时，供应电压VSUPl和VSUP2供应电压至触发器200，且触发器200并未运作在其保持状态。若触发器200完全由供应电压VSUPl和供应电压VSUP2供电(例如，VSUPl和VSUP2的电压值皆为1.2伏特)且若在该主动低态保持信号输入线RTN及其节点205的该保持信号是在数字逻辑高态，则称触发器200在该主动状态。在另一方面，若在该主动低态保持信号输入线RTN及其节点205的该保持信号是在数字逻辑低态，则触发器200在该保持状态(而非在该主动状态)。若触发器200在该保持状态，则触发器200不需通过该第二供应电压输入线VSUP2及其节点208接收供电。
[0057]图12是图11的状态保持触发器200的电路图。触发器200包括频率和重置信号产生逻辑(Clock and Reset Signal Generat1n Logic，CRSGL)电路210、第一B锁211 和第二闩锁212。频率和重置信号产生逻辑电路210包括与非门213、三态反相器214-216和拉升P通道晶体管217。第一闩锁211包括反相器218、三态反相器219-220和拉升P通道晶体管221。第二闩锁212包括与非门222、三态反相器223-224和输出反相器225。图12的反相器214、215、216、218和225采用图5的结构。图12的与非门213和222采用图5的结构。图12的三态反相器223和224是采用图6的结构。图12的三态反相器219和220采用图7的结构。以斜线的方式表示的电路组件214、216、222和223的多个符号是由第二供应电压VSUP2供应电压。并未由斜线方式表示的其余电路组件213、217、215、221、219、220、218、224和225则由第一供应电压VSUPl供应电压。图12并未表示出VSUP2供应电压节点和导体(第二供应电压VSUP2通过该VSUP2供应电压节点和导体供电至触发器200)。图12并未表示出多种电路组件的接地节点和导体。附图标记226用以识别VSUPl供应电压节点和导体。
[0058]图12的状态保持触发器200的运作方式如同图8的该波形图所示，其不同处在于该主动低态保持信号输入线RTN及其节点205所接收的该外部保持信号是主动低态信号。在图12之中，该保持信号RTN于状态保持触发器200的波形相同于图8之中该保持信号RT的该波形，其不同处在于该保持信号RTN是该保持信号RT的反相形式。
[0059]图13是依据本申请另一方面提出多位保持缓存器300的符号，其中多位保持缓存器300是由频率和重置信号产生逻辑电路310以及以310-0至310-N表示的N+1个保持触发器部份所组成。该符号具有N+1条数据输入线D[0:N]及其节点302、N+1条数据输出线Q[0:N]及其节点303、频率信号输入线CK及其节点304、主动高态保持信号输入线RT及其节点305、主动低态异步重置信号输入线RN及其节点306、第一供应电压输入线VSUPl及其节点307、第二供应电压输入线VSUP2及其节点308和接地线及其节点309。
[0060]图14是图13的多位保持缓存器300的电路图。保持触发器310-0至310-N的每一个采用相同结构。保持触发器310-0至310-N的每一个由如图12的闩锁211和212的形式的两个闩锁组成。以斜线的方式表示的电路组件313、318、347-0至347-N和346-0至346-N是由第二供应电压VSUP2供应电压。并未由斜线方式表示的其余电路组件314、315、317、334-0至334-1333-0至333州、335-0至335州、332-0至332州、348-0至3484和357-0至357州则由第一供应电压VSUPl供应电压。反相器314输出的该第一频率信号C被供应至所有标示为“C”的节点、线和导体。同样地，反相器313输出的该第二频率信号CN被供应至所有标示为“CN”的节点、线和导体。同样地，反相器318输出的该内部重置信号RS被供应至所有标示为“RS”的节点、线和导体。图14并未表示出VSUP2供应电压节点和导体(第二供应电压VSUP2通过该VSUP2供应电压节点和导体供电至触发器200)。附图标记319用以识别VSUPI供应电压节点和导体。附图标记320用以识别接地节点和导体。
[0061]本领域的技术人员将注意到，在获得本发明的指导之后，可对所述装置和方法进行大量的修改和变换。相应地，上述公开内容应该理解为，仅通过所附加的权利要求的界限来限定。
【主权项】
1.一种状态保持逻辑电路，包括: 第一反相器，耦接至频率信号输入节点CK并输出第二频率信号CN; 第二反相器，耦接至该第一反相器，且输出第一频率信号C; 下拉N通道晶体管，耦接至接地节点、该频率信号输入节点CK和保持信号输入节点RT; 栅极电路，耦接至该保持信号输入节点RT和重置信号输入节点RN，且输出重置信号RS; 第一闩锁，接收来自第一数据输入节点Dl的数据信号，其中该第一闩锁依据该第一频率信号C和该第二频率信号CN而运作；以及第二闩锁，耦接至该第一闩锁，输出数据信号，其中该第二闩锁依据该第一频率信号C和该第二频率信号CN而运作，且其中该第二闩锁更包括: 栅极，具有第一输入线以及输出线；以及 三态反馈组件，具有第二输入线和输出线，其中该三态反馈组件的该第二输入线被耦接至该栅极的该输出线，其中该三态反馈组件的该输出线被耦接至该栅极的该第一输入线，且其中该三态反馈组件受该第一频率信号C和该第二频率信号CN控制而被致能或被禁能，其中第二供应电压VSUP2供应电压至该第一反相器、该第二闩锁的该栅极和该第二闩锁的三态反馈组件，且其中第一供应电压VSUPl供应电压至该第二反相器和该第一闩锁。2.如权利要求1所述的状态保持逻辑电路，其特征在于，由该栅极电路所输出的该重置信号RS被送至该第二闩锁的该栅极的该第二输入线。3.如权利要求2所述的状态保持逻辑电路，其特征在于，该栅极电路包括: 或非门，其中该或非门的第一输入线是该栅极电路的该第一输入线，其中该栅极电路的第二输入线是该栅极电路的该第二输入线，其中第一供应电压VSUPl供应电压至该或非门；以及 反相器，其中该栅极电路的该反相器的输入线被耦接至该栅极电路的该或非门的输出线，其中该栅极电路的该反相器的输出线是该栅极电路的该输出线，且其中该第二供应电压VSUP2供应电压至该栅极电路的该反相器。4.如权利要求1所述的状态保持逻辑电路，其特征在于，该第二闩锁的该三态反馈组件是二态反相器。5.如权利要求1所述的状态保持逻辑电路，其特征在于，该第二闩锁的该栅极是与非门。6.如权利要求1所述的状态保持逻辑电路，其特征在于，该第一闩锁包括: 第一三态反相器； 反相器，其中该第一闩锁的该反相器的输入线被耦接至该第一闩锁的该第一三态反相器的数据信号输出线； 第二三态反相器，其中该第一闩锁的该第二三态反相器的数据信号输入线被耦接至该第一闩锁的该反相器的输出线，其中该第一闩锁的该第二三态反相器的数据信号输出线被耦接至该第一闩锁的该第一三态反相器的该数据输出线；以及 拉升P通道晶体管，具有耦接至VSUPl供应电压节点的源极、耦接至该第一闩锁的该第二三态反相器的该数据输出线的漏极和被耦接以接收来自该栅极电路的该输出线的该重置信号RS的栅极，其中若该重置信号RS在数字逻辑的低态，则该拉升P通道晶体管导通且该第一三态反相器和该第二三态反相器被禁能。7.如权利要求6所述的状态保持逻辑电路，其特征在于，该第一闩锁的该第一三态反相器包括至多两个P通道晶体管，其中该第一闩锁的该第二三态反相器包括至多两个P通道晶体管，且其中该第一闩锁的该多个P通道晶体管之中仅有该第一闩锁的该拉升P通道晶体管的该栅极被耦接以接收该重置信号RS。8.如权利要求1所述的状态保持逻辑电路，其特征在于，该状态保持逻辑电路多位缓存器，且其中该状态保持逻辑电路更包括: 第三闩锁，耦接至第二数据输入节点D2且接收数据信号，其中该第三闩锁依据该第一频率信号C和该第二频率信号CN而运作；以及 第四闩锁，耦接该第三闩锁，其中该第四闩锁的输出线被耦接以输出数据信号至第二数据输出节点Q2，其中该第四闩锁依据该第一频率信号C和该第二频率信号CN而运作。9.如权利要求1所述的状态保持逻辑电路，其特征在于，该状态保持逻辑电路包括唯一N型井区，其中该第一反相器、该第二反相器、该栅极电路、该第一闩锁和该第二闩锁的每一者包括至少一 P通道晶体管，且其中该状态保持逻辑电路的所有该P信道晶体管皆设置于该N型井区之中。10.一种状态保持逻辑电路，包括: 第一栅极，耦接至频率信号输入节点CK与保持信号输入节点RT，且输出第二频率信号CN； 第一反相器，耦接至该第一栅极，且输出第一频率信号C; 第二反相器，耦接至重置信号输入节点RN; 第三反相器，耦接至该第二反相器，且输出重置信号RS; 拉升P通道晶体管，耦接至供应电压节点VSUPl和该第三反相器； 第一闩锁，接收来自第一数据输入节点Dl的数据信号，其中该第一闩锁依据该第一频率信号C和该第二频率信号CN而运作；以及 第二闩锁，耦接至该第一闩锁，且输出数据信号，其中该第二闩锁依据该第一频率信号C和该第二频率信号CN而运作，且其中该第二闩锁更包括: 第二栅极，具有第一输入线、第二输入线以及输出线；以及 三态反馈组件，具有输入线和输出线，其中该三态反馈组件的该输入线被耦接至该第二栅极的该输出线，其中该三态反馈组件的该输出线被耦接至该第二栅极的该第一输入线，且其中该三态反馈组件受该第一频率信号C和该第二频率信号CN控制而被致能或被禁能，其中第二供应电压VSUP2供应电压至该第一反相器、该第三反相器、该第二闩锁的该第二栅极和该第二闩锁的三态反馈组件，且其中第一供应电压VSUPl供应电压至该第一闩锁。11.如权利要求10所述的状态保持逻辑电路，其特征在于，该第一供应电压VSUPl供应电压至该第二反相器和该第一闩锁。12.如权利要求10所述的状态保持逻辑电路，其特征在于，由该第三反相器所输出的该重置信号RS由该第三反相器的该输出线所提供，并被送至该第二闩锁的该第二栅极的该第二输入线。13.如权利要求10所述的状态保持逻辑电路，其特征在于，该第二闩锁的该第二栅极是与非门，且其中该第二闩锁的该三态反馈组件是三态反相器。14.如权利要求10所述的状态保持逻辑电路，其特征在于，该第一闩锁包括: 第一三态反相器； 反相器，其中该第一闩锁的该反相器的输入线被耦接至该第一闩锁的该第一三态反相器的数据信号输出线； 第二三态反相器，其中该第一闩锁的该第二三态反相器的数据信号输入线被耦接至该第一闩锁的该反相器的输出线，其中该第一闩锁的该第二三态反相器的数据信号输出线被耦接至该第一闩锁的该第一三态反相器的该数据输出线；以及 拉升P通道晶体管，具有耦接至VSUPl供应电压节点的源极、耦接至该第一闩锁的该第二三态反相器的该数据输出线的漏极和被耦接以接收来自该第三反相器的该重置信号RS的栅极，其中若该重置信号RS在数字逻辑的低态，则该第一闩锁的该拉升P通道晶体管导通且该第一R锁的该第一三态反相器和该第二三态反相器被禁能。15.如权利要求14所述的状态保持逻辑电路，其特征在于，该第一闩锁的该第一三态反相器包括至多两个P通道晶体管，其中该第一闩锁的该第二三态反相器包括至多两个P通道晶体管，且其中该第一闩锁的该多个P通道晶体管之中仅有该第一闩锁的该拉升P通道晶体管的该栅极被耦接以接收该重置信号RS。16.如权利要求10所述的状态保持逻辑电路，其特征在于，该状态保持逻辑电路是多位缓存器，且其中该状态保持逻辑电路更包括: 第三闩锁，耦接至第二数据输入节点D2且接收数据信号，其中该第三闩锁依据该第一频率信号C和该第二频率信号CN而运作；以及 第四闩锁，耦接该第三闩锁，其中该第四闩锁的输出线被耦接以输出数据信号至第二数据输出节点Q2，其中该第四闩锁依据该第一频率信号C和该第二频率信号CN而运作。17.如权利要求10所述的状态保持逻辑电路，其特征在于，该状态保持逻辑电路包括唯一N型井区，其中该第一反相器、该第二反相器、该栅极电路、该第一闩锁和该第二闩锁的每个包括至少一 P通道晶体管，且其中该状态保持逻辑电路的所有该P信道晶体管皆设置于该N型井区之中。18.一种状态保持触发器，包括: 频率和重置信号产生逻辑电路，接收引入频率信号、引入保持信号和引入重置信号，并输出第一内部频率信号、第二内部频率信号和内部重置信号RS，其中该频率和重置信号产生逻辑电路包括第一供应电压VSUPl供应电压的第一数目电路组件和第二供应电压VSUP2供应电压的第二数目电路组件； 第一闩锁，依据该第一内部频率信号和该第二内部频率信号而运作；以及 第二闩锁，依据该第一内部频率信号和该第二内部频率信号而运作，其中该第二闩锁耦接至该第一闩锁，其中该第二闩锁包括该第一供应电压VSUPl供应电压的第一数目电路组件和其中该第二供应电压VSUP2供应电压的第二数目电路组件，其中该第二闩锁的该第二数目电路组件包括栅极和三态反馈组件，其中该栅极的输出线耦接至该三态反馈组件的输入线，其中该三态反馈组件的输出线耦接至该栅极的第一输入线，其中该频率和重置信号产生逻辑电路提供该内部重置信号RS至该栅极的第二输入线，且其中该状态保持触发器不包括巴伦闩锁。19.如权利要求18所述的状态保持触发器，其特征在于，该引入保持信号是主动低态保持信号。20.如权利要求18所述的状态保持触发器，其特征在于，该引入保持信号是主动高态保持信号。
【文档编号】H03K3/3562GK106059539SQ201610227131
【公开日】2016年10月26日
【申请日】2016年4月13日 公开号201610227131.2, CN 106059539 A, CN 106059539A, CN 201610227131, CN-A-106059539, CN106059539 A, CN106059539A, CN201610227131, CN201610227131.2
【发明人】森迪尔库玛尔·贾亚帕
【申请人】联发科技（新加坡）私人有限公司