快速起振的晶体振荡器电路的制作方法
【专利摘要】本发明涉及集成电路设计领域，公开了一种快速起振的晶体振荡器电路，包括：晶体振荡器和激励信号发生模块；激励信号发生模块，用于在晶体振荡器被使能后，发生激励信号，激励信号的频率和晶体振荡器的频率之差在预设范围内；激励信号发生模块具体包括：电阻电容RC振荡器和寄存器；寄存器，用于存储在激励信号的频率和晶体振荡器的频率之差在预设范围内时，RC振荡器对应的电阻电容的寄存器值；RC振荡器，用于在晶体振荡器电路上电时，根据寄存器存储的电阻电容所对应的寄存器值进行设置，发生振荡信号。本发明实施方式相对于现有技术而言，可以加快无源晶体振荡器的起振稳定速度，减少射频片上系统(RF_SOC)的等待时间，降低电路系统平均功耗。
【专利说明】
快速起振的晶体振荡器电路
技术领域
[0001] 本发明涉及集成电路设计领域，特别涉及一种快速起振的晶体振荡器电路。
【背景技术】
[0002] 近几年随着物联网（Internet Of Things，简称"Ι0Τ"）技术与应用的不断发展，无 线节点的低功耗设计已显得越来越重要。绝大多数无线收发中都采用非常低的占空比的工 作模式来实现系统低功耗，也即无线节点中大部分时间处于系统睡眠状态，只有在系统进 行数据的收发的时候才进行激活，这样系统一直在睡眠跟激活之间不断的进行切换，而在 这个切换过程中，切换时间的长短取决于晶体的起振时间。而往往MHz级别的无源晶体振荡 器的起振时间在几百微妙至毫秒的级别，这个时间通常会较长从而浪费了整个系统在此时 间中作等待的功耗。
[0003] 例如在蓝牙低能耗(Bluetooth Low energy，简称"BLE"）系统中传输数据或者广 播包的包长都比晶体振荡器的起振时间短的多。这样在系统整体平均功耗中，由于晶体振 荡器起振时间较长而贡献整体的系统平均功耗也是很大的一部分，所以很多设计中都采用 不同的技术来缩短晶体的起振时间。
[0004] 现有技术存在一种晶体振荡器及使用晶体振荡器加速振荡的方法，该方法的电路 示意图如图1所示，现有技术采用了一个激励信号去激发晶体振荡器，从而使得振荡器能够 较快的起振。
[0005] 但是在实现本发明的过程中，本发明人发现现有技术中利用激励信号加快晶体振 荡器起振有时效果不好，并且速度加快有限。
【发明内容】
[0006] 本发明实施方式的目的在于提供一种快速起振的晶体振荡器电路，采用更为准确 的激励信号激励晶体振荡器的输入端，以及在起振同时加大晶体振荡器的工作电流，从而 加快其起振稳定速度，进而减少射频片上系统的等待时间，降低电路系统平均功耗。
[0007] 为解决上述技术问题，本发明的实施方式提供了一种快速起振的晶体振荡器电 路，包括:晶体振荡器;还包括:激励信号发生模块；
[0008] 激励信号发生模块，用于在晶体振荡器被使能后，发生激励信号，激励信号用于接 入晶体振荡器的输入端;激励信号的频率和晶体振荡器的频率之差在预设范围内；
[0009] 激励信号发生模块具体包括：电阻电容RC振荡器和寄存器;寄存器，用于存储在激 励信号的频率和晶体振荡器的频率之差在预设范围内时，RC振荡器对应的电阻电容的寄存 器值;RC振荡器，用于在晶体振荡器电路上电时，根据寄存器存储的电阻电容所对应的寄存 器值进行设置，发生所述振荡信号。
[0010] 本发明实施方式相对于现有技术而言，主要区别及其效果在于:校准输入晶体振 荡器的激励信号，使得校准后的激励信号的频率和晶体振荡器的频率尽量接近。由于本发 明人发现，在激励信号和晶体振荡器的频率接近时，才能更好地加快晶体振荡器的起振速 度，所以本发明实施方式中限定激励信号的频率和晶体振荡器的频率在一定的范围内。另 外，利用寄存器保存校准后的RC振荡器对应的电阻电容的寄存器值，使得在上电校准时，直 接调用寄存器中的值进行RC振荡器设置，使得RC振荡器更快地输出所需频率，进一步加快 起振速度，从而减少整个电路系统等待时间。
[0011] 另外，晶体振荡器电路还包括:增流模块，用于在晶体振荡器被使能时，向晶体振 荡器电源端输入电流源;还用于在晶体振荡器被去使能时，逐步降低所输入电流源的电流 值。向晶体振荡器电源端输入新增的电流源，增加了电流源的输入量，可以进一步的加快晶 体振荡器起振速度，同时在晶体起振以后，通过发明的电路逐步降低所输入电流源的电流 值，避免电路中晶体管的电压发生较大的抖动，影响稳定建立时间，从而影响振荡信号的稳 定性。
[0012] 另外，增流模块包括:信号发生子模块和若干个电流源;信号发生子模块，用于同 时发生若干个不同时序的开关信号，开关信号用于控制对应的电流源是否被接入晶体振荡 器的电源端;其中，不同的开关信号对应不同的电流源;各开关信号上升沿的时刻相同，下 降沿的时刻依次延后。提供了射频片上系统输入的电流源值大小的调整方法，并且实现逐 步降低晶体振荡器电源端的电流源的电流值，避免突然减小电流源而造成电路系统中电压 发生较大抖动，增强了电压信号的稳定性，从而不影响振荡器的起振速度。
[0013] 另外，信号发生子模块具体包括:若干个信号发生单元;输入信号发生子模块的信 号同时输入各信号发生单元的输入端，每个信号发生单元的输出端输出一个开关信号。产 生相应的开关信号，一一对应地控制晶体振荡器电源端的电流源的开关，使得电流源的大 小可被准确调控。
[0014] 另外，至少一个信号发生单元中包括:延时子单元，延时子单元串联在信号发生单 元的输入端和输出端之间，用于延后输入延时子单元的信号的下降沿时刻。进一步限定延 时子单元的具体结构，结构简单、实现准确。
[0015] 另外，激励信号发生模块还包括:分频器;分频器串联在激励信号发生模块的输入 端和输出端之间，分频器的输入端和RC振荡器的输出端相连。利用分频器和RC振荡器的配 合，使得RC振荡器的输出频率允许有不同值，扩展了整体电路的实现方式，使得本发明实施 方式中的晶体振荡器电路结构更为灵活多变。
[0016] 另外，激励信号发生模块还包括:缓冲器;缓冲器串联在激励信号发生模块的输入 端和输出端之间，缓冲器的输入端和RC振荡器的输出端相连。利用缓冲器可以加强信号驱 动。
[0017] 另外，在晶体振荡器为差分振荡器时，激励信号发生模块发生的激励信号在差分 后输入晶体振荡器的两个输入端;或者，激励信号发生模块发生两个互相差分的激励信号， 分别输入晶体振荡器的两个输入端。保护应用于差分振荡器的两种信号输入，将激励信号 差分的加在差分振荡器两端可以得到更好的加快起振速度的效果。
【附图说明】
[0018] 图1是根据本发明【背景技术】中的一种快速起振的晶体振荡器及使用晶体振荡器加 速振荡的方法的电路不意图；
[0019] 图2是根据本发明第一实施方式的一种快速起振的晶体振荡器电路的电路模块示 意图；
[0020] 图3是根据本发明第一实施方式的一种快速起振的皮尔斯差分振荡器晶体振荡器 电路的电路图；
[0021] 图4是根据本发明第二实施方式的一种包含有增流模块的快速起振的晶体振荡器 电路的结构不意图；
[0022] 图5是根据本发明第二实施方式的一种快速起振的晶体振荡器电路的开关信号变 化时序图；
[0023] 图6是根据本发明第二实施方式的一种包含有增流模块的快速起振的晶体振荡器 电路的电路图；
[0024] 图7是根据本发明第二实施方式的一种快速起振的晶体振荡器电路的输入信号与 开关信号变化关系的时序图；
[0025] 图8是根据本发明第二实施方式的一种快速起振的晶体振荡器电路的信号发生单 元的电路结构示意图；
[0026] 图9是根据本发明第二实施方式的一种快速起振的晶体振荡器电路的延时子单元 的结构示意图；
[0027] 图10是根据本发明第二实施方式的一种包含有增流模块的皮尔斯差分振荡器电 路图；
[0028] 图11是根据本发明第三实施方式的一种含有增流模块的快速起振的科尔皮兹振 汤器电路的电路不意图。
【具体实施方式】
[0029]为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合附图对本发 明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施 方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细 节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。
[0030] 本发明的第一实施方式涉及一种快速起振的晶体振荡器电路。电路模块图如图2 所示，包括:晶体振荡器21和激励信号发生模块22。
[0031] 其中，激励信号发生模块22,用于在晶体振荡器21被使能后，发生激励信号，激励 信号用于接入晶体振荡器21的输入端;激励信号的频率和晶体振荡器21的频率之差在预设 范围内；激励信号发生模块22具体包括:电阻电容RC振荡器222和寄存器221;寄存器221，用 于存储在激励信号的频率和晶体振荡器21的频率之差在预设范围内时，RC振荡器222对应 的电阻电容的寄存器221值;RC振荡器222,用于在晶体振荡器21电路上电时，根据寄存器 221存储的电阻电容所对应的寄存器221值进行设置，发生振荡信号。
[0032] 具体地说，在本实施例中，使能可以指将信号的电位设置为高电平，去使能可以指 将信号的电位设置为低电平。激励信号发生模块22,在晶体振荡器21的信号设置为高电平 后，发生激励信号，该激励信号的频率可以在芯片出厂之前进行频率的校准，使得校准后的 频率接近晶体振荡器21的振荡频率，一般情况在激励信号的频率与晶体振荡频率之差在晶 体振荡器21输出频率的-0.5%到+0.5%误差范围内，会有较好的加速起振效果，例如，用户 将激励信号的频率校准至与振荡频率之差为晶体振荡器输出频率的0.3%，其在频率误差 范围在-ο. 5%到+0.5%之间，可以更好的达到晶体振荡器21快速起振的目的。
[0033]更具体的说，激励信号发生模块22还包括:分频器223;分频器223串联在激励信号 发生模块22的输入端和输出端之间，分频器223的输入端和RC振荡器222的输出端相连。 [0034]具体地说，分频器223可以对RC振荡器222中同归的信号频率进行分频，利用分频 器223和RC振荡器222的配合，使得RC振荡器222的输出频率允许有不同值，扩展了整体电路 的实现方式，使得本发明实施方式中的晶体振荡器21电路结构更为灵活多变。
[0035] 更具体的说，激励信号发生模块22还包括:缓冲器224;缓冲器224串联在激励信号 发生模块22的输入端和输出端之间，缓冲器224的输入端和RC振荡器222的输出端相连。
[0036] 具体地说，分频后的信号，通过缓冲器224,利用缓冲器224可以加强信号驱动能 力。
[0037] 另外，激励信号发生模块22还包括:与门225和电容226。与门225的一个输入端连 接RC振荡器222的输出端，另一个输入端被输入使能晶体振荡器21的使能信号，与门225的 输出端连接电容226的一端，电容226的另一端连接激励信号发生模块22的输出端。
[0038]具体地说，与门实现了在晶体振荡器21被使能，即使能信号置为高电平的条件下， 晶体振荡器21通过分频器223和缓冲器224的输出信号才可以通过。
[0039] 值得一提的是，在晶体振荡器21为差分振荡器时，激励信号发生模块22发生的激 励信号在差分后输入晶体振荡器21的两个输入端;或者，激励信号发生模块22发生两个互 相差分的激励信号，分别输入晶体振荡器21的两个输入端。
[0040] 其中，晶体振荡器可以是皮尔斯差分振荡器，以16MHz皮尔斯差分振荡器为例进行 说明，快速起振的皮尔斯差分振荡器的电路图，如图3所示，皮尔斯差分振荡器具体包含有 一个电流源301，一个电阻302, 一个NMOS管303,两个电容304和305,一个外接晶振306和两 个输入端XC3和XC4,将激励信号差分的加在差分振荡器两端可以得到更好的加快起振速度 的效果。
[0041] 差分晶体振荡器，即皮尔斯差分振荡器的激励信号发生电路，具体包含：一个 32MHz的RC振荡器307,除2分频器308,缓冲器309,两个与门310、311，两个分别连接与门 310、311的电容312、313和一个寄存器。
[0042]本实施方式中，皮尔斯差分振荡器的激励信号发生电路发生两个互相差分的激励 信号，分别输入皮尔斯差分振荡器的两个输入端XC3和XC4。激励信号发生模块利用获得高 频信号再分频的方式，得到更为精确的输出频率。具体的说，激励信号发生电路上电初始化 时，皮尔斯差分振荡器慢慢的起振，得到稳定的16MHz时钟信号。然后对32MHz的RC振荡器 307进行频率校准，保证32MHz的RC振荡器307电路能够在-0.5 %到+0.5 %的精度，同时将校 准以后的寄存器1?〈&:0>，(：〈13:0>进行存储，其中寄存器1?〈 &:0>中保存的是1^振荡器307中电 阻的值，寄存器C〈b:0>中保存的是RC振荡器307中电容的值，32MHz RC振荡器307的校准工 作都是在芯片上电时候校准一次。当芯片正常工作时，皮尔斯差分振荡器被使能后，产生一 个时间窗口 Tl，同时RC 32MHz振荡器307在校准后的R〈a: 0>，C〈b : 0>设置下，产生频率近 32MHz的振荡器307,然后通过一个除2分频器308产生一个近似16MHz的差分时钟信号，然后 在皮尔斯差分振荡器被使能的过程中下通过与门310、311电容312、313，分别加到了皮尔斯 差分振荡器的两端XC3和XC4,用近似16MHz的时钟高低电平不断的激励皮尔斯差分振荡器 的两端XC3，XC4，使得振荡器能够快速的起振。
[0043] 本实施方式与现有技术相比，主要改进及其效果在于，校准输入晶体振荡器的激 励信号，使得校准后的激励信号的频率和晶体振荡器的频率尽量接近。由于本发明人发现， 在激励信号和晶体振荡器的频率接近时，才能更好地加快晶体振荡器的起振速度，所以本 实施方式中限定激励信号的频率和晶体振荡器的频率在一定的范围内。另外，利用寄存器 保存校准后的RC振荡器对应的电阻电容的寄存器值，使得在上电校准时，直接调用寄存器 中的值进行RC振荡器设置，使得RC振荡器更快地输出所需频率，进一步加快起振速度，并且 将激励信号差分的加在差分振荡器两端可以进一步得到更好的加快起振速度的效果，从而 减少整个电路系统等待时间。
[0044] 值得一提的是，在实际应用中，即使应用于差分振荡器，也不是必须输入互相差分 的激励信号，也可以只将激励信号输入差分振荡器的一端。
[0045] 本发明的第二实施方式涉及一种快速起振的晶体振荡器电路。第二实施方式是在 第一实施方式上做的改进，主要改进之处在于：晶体振荡器电路还包括:增流模块。向晶体 振荡器电源端输入新增的电流源，增加了电流源的输入量，可以进一步的加快晶体振荡器 起振速度，同时在晶体起振以后，通过发明的电路逐步降低所输入电流源的电流值，避免电 路中晶体管的电压发生较大的抖动，影响稳定建立时间，从而影响振荡信号的稳定性。
[0046] 其中，含有增流模块的快速起振的晶体振荡器电路模块图如图4所示。
[0047]具体地说，增流模块41用于在晶体振荡器21被使能时，向晶体振荡器21电源端输 入电流源;还用于在晶体振荡器21被去使能时，逐步降低所输入电流源的电流值。
[0048]更具体地说，增流模块41，在晶体振荡器21的信号设置为高电平后，向晶体振荡器 21电源端输入电流，增加电源端的电流量，也可以起到加快晶体振荡器21起振速度，在晶体 振荡器21起振稳定以后，逐步降低所输入电流源的电流值，控制电压的稳定，以免影响信号 起振速度。
[0049]值得一提的是，增流模块41具体包括:信号发生子模块411和若干个电流源412;信 号发生子模块411，用于同时发生若干个不同时序的开关信号，开关信号用于控制对应的电 流源412是否被接入晶体振荡器21的电源端;其中，不同的开关信号对应不同的电流源412; 各开关信号上升沿的时刻相同，下降沿的时刻依次延后。具体地说，信号发生子模块412,用 于同时发生若干个不同时序的开关信号，各开关信号上升沿的时刻相同，下降沿的时刻依 次延后。
[0050] 开关信号用于控制对应的电流源412是否被接入晶体振荡器21的电源端，例如，开 关信号被设置为高电平，则代表该开关信号对应的电流源接入到了振荡器中，否则，如果开 关信号被设置为低电平，则代表该开关信号对应的电流源未接入到了振荡器中。
[0051] 例如，信号发生子模块一共产生4个开关信号，则产生的开关信号时序图如图5所 示，其中，ql、q2、q3、q4分别代表四个开关信号，由于开关信号ql至q4是由信号发生子模块 同时产生，因此，它们的上升沿时刻相同，经过不同的处理，它们的下降沿一次延后。将开关 信号ql至q4同时连接对应的电流源，当开关信号ql至q4由低电平变化为高电平时，由于上 升沿时刻相同，对应的电流源会同时接入到了振荡器中，增加了晶体振荡器的输入端电流 值，加快振荡器起振速度。在开关信号q4至ql依次由高电平降为低电平时，开关信号q4至ql 对应的电流源会逐步断开与振荡器的连接，控制了电压的稳定性。
[0052]增流模块41中还包含若干个电流源412,这些电流源是否接入晶体振荡器21是由 信号发生子模块411所产生的开关信号控制的。
[0053]以晶体振荡器为无源晶体振荡器，以及增流模块包含有四个电流源为例，进行说 明，具体电路图如图6所示。其中，电流源65至电流源68为增流模块中的电流源，电流源69为 晶体振荡器初始供电的电流源，电流源65至电流源68分别由对应的开关信号控制，在图6 中，为了方便理解，在本例中，开关信号由开关61至开关64进行简单替代，开关信号电平置 尚代表其对应的开关为关闭状态，开关61至开关64分别控制电流源65至68。晶体振荡器的 电源端原来只由一个电流源提供电流，当加入增流模块中的电流源65至68后，并且在控制 开关61至64同时关闭的情况下，四个电源端同时工作，电流会达到一个很大的值，从而加快 了晶体振荡器的起振时间。并且，在电流源关断时，根据图示所示的信号时序图，本例中的 控制开关会经过一个延迟逐一打开，其对应控制的电流源也会逐一关断，这就使得流入振 荡器中的电流逐渐减小，保证电压的稳定性，防止电压的抖动影响振荡器的稳定速度。 [0054]进一步的，信号发生子模块411具体包括:若干个信号发生单元4111;输入信号发 生子模块411的信号同时输入各信号发生单元4111的输入端，每个信号发生单元4111的输 出端输出一个开关信号。具体地说，在信号发生子模块411产生的开关信号可以由信号发生 单元4111产生，并且输入信号同时输入信号发生子模块411和信号发生单元4111。输入信号 可以控制开关信号，当输入信号电平置高时，产生的各开关信号也会同时由低电平变为高 电平，当输入信号有高电平变为低电平时，各开关信号下降沿的时刻依次延后，并由高电平 变为低电平。
[0055]以信号发生单元4111的数量为四个为例，输入信号与4个开关信号之间变化关系 的时序图，如图7所示，其中，Tl是时间窗口，代表输入信号保持高电平的时间。在输入信号 为高电平时，开关信号ql至q4才可以保持高电平，当输入信号由高电平变为低电平时，开关 信号q4至ql下降沿的时刻依次延后。
[0056] 进一步的，至少一个信号发生单元4111中包括：延时子单元41111，延时子单元 41111串联在信号发生单元4111的输入端和输出端之间，用于延后输入延时子单元41111的 信号的下降沿时刻。具体地说，延时子单元41111用于延迟输入信号，每增加一个延时子单 元41111，输入延时子单元41111的信号的下降沿就会额外延时一段时间，且该延时的时间 长短是一个固定的值，因此，要得到不同的延时长短的信号，可以控制串联在输入端和输出 端之间的延时子单元41111的个数。如图8所示，是四个信号发生单元4111的电路结构示意 图，其中，输入信号经过不同个数的延迟子单元81至86,分别输出下降沿时刻不同的信号。 [0057]值得一提的是，延时子单元41111具体包括:两个P沟道金属氧化物半导体场效应 晶体管PMOS管、五个N沟道金属氧化物半导体场效应晶体管匪OS管和一个反相器93,具体如 图9所示，第一 PMOS管91的源极、第二PMOS管92的漏极、源极和反相器93的电源端共同连接 至晶体振荡器21电路电源端;第一 PMOS管91的漏极、第一 NMOS管94的漏极、第二PMOS管92的 栅极和第五匪OS管98的栅极共同连接至反相器93的输入端；第一匪OS管94的源极和第二 匪OS管95的漏极相连，第二匪OS管95的源极和第三匪OS管96的漏极相连，第三匪OS管96的 源极和第四NMOS管97的漏极相连，第一 PMOS管91的栅极、第一 NMOS管94的栅极、第二NMOS管 95的栅极、第三NMOS管96的栅极和第四NMOS管97的栅极相连，作为延时子单元的输入端;第 四NMOS管97的源极、第五匪OS管98的源极、漏极和反相器93的接地端共同连接并接地;反相 器93的输出端作为延时子单元的输出端。
[0058]本实施方式中的晶体振荡器21可以是皮尔斯差分振荡器，以16MHz皮尔斯差分振 荡器为例，对本实施方式进行说明。带有增流模块的皮尔斯振荡器的电路示意图，如图10所 示，图10是在本实施方式图3的基础上，增加了增流模块的具体内部结构。其中，皮尔斯振荡 器包含有一个电流源301，一个电阻302，一个匪OS管303，两个电容304和305，一个外接晶振 306和两个输入端XC3和XC4。
[0059]在皮尔斯振荡器被使能后，发生16MHz激励信号，且产生16MHz激励信号的频率和 16MHz皮尔斯振荡器的频率之差在-0.5%-+0.5%内，激励信号用于接入皮尔斯振荡器的两 个输入端XC3和XC4，用近似16MHz的时钟高低电平不断的激励皮尔斯振荡器的输入端XC3和 XC4,使得皮尔斯振荡器能够快速的起振。另外，将输入信号的电平置高时，产生一个时间窗 口Tl，这个时间窗口Tl通过信号发生子模块411产生ql至q4四个开关信号分别对皮尔斯振 荡器的四个电流源1005至1008进行控制，图5可以作为ql至q4四个信号的时序图。在进行快 速起振时，四个信号q 1至q4，同时拉高，使得四个电流源1005至1008同时打开，从而流过晶 体管303的电流增加，这样产生较大的晶体管跨导gm，根据公另
可以得 到较大的负阻值，从而加快了振荡器的起振时间。而当输入信号拉低置至〇时，为了避免晶 体管303的栅源电压Vgs发生较大的抖动，而影响稳定建立时间，四个信号ql至q4并非同时 拉低，而是逐步通过延时一个接着一个的拉低，如图7所示，使得晶体管303的栅源电压Vgs 电压进行较小的抖动，进一步的使皮尔斯差分振荡器快速的起振，减少射频片上系统等待 时间，降低电路系统平均功耗。
[0060]本实施方式与现有技术相比，主要改进及其效果在于，向晶体振荡器电源端输入 新增的电流源，增加了电流源的输入量，可以进一步的加快晶体振荡器起振速度，同时在晶 体起振以后，通过发明的电路逐步降低所输入电流源的电流值，避免电路中晶体管的电压 发生较大的抖动，影响稳定建立时间，从而影响振荡信号的稳定性。
[0061 ]本发明的第三实施方式涉及一种快速起振的晶体振荡器电路。第三实施方式与第 一实施方式大致相同，主要区别之处在于:第一实施方式中的晶体振荡器为差分放大器，第 三实施方式中晶体振荡器为非差分振荡器，将激励信号输入非差分信号的一个输入端，可 以加快起振速度，从而减少整个电路系统等待时间。
[0062] 具体地说，本实施方式中的非差分晶体振荡器可以是科尔皮兹振荡器，带有增流 模块的科尔皮兹振荡器的电路示意图，如图11所示，图11是增加了增流模块的科尔皮兹振 荡器具体内部结构。其中，科尔皮兹振荡器包含有一个电流源1101，一个PMOS管1102，一个 外接晶振1103和两个电容1104、1105。
[0063] 以16MHz科尔皮兹非差分振荡器为例，对本实施方式进行说明，在科尔皮兹振荡器 被使能后，发生16MHz激励信号，且产生16MHz激励信号的频率和16MHz科尔皮兹振荡器的频 率之差在-0.5%-+0.5%内，激励信号用于接入科尔皮兹振荡器的输入端XCl，用近似16MHz 的时钟高低电平不断的激励科尔皮兹振荡器的输入端XCl，使得科尔皮兹振荡器能够快速 的起振。其中，增流部分的工作原理与本发明第二实施方式中的快速起振的皮尔斯振荡器 电路工作原理一致，在此不再赘述。
[0064]本实施方式与现有技术相比，主要改进及其效果在于，将激励信号输入非差分信 号的一个输入端，可以加快起振速度，从而减少整个电路系统等待时间。
[0065]本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例， 而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。
【主权项】
1. 一种快速起振的晶体振荡器电路，包括:晶体振荡器;其特征在于，还包括:激励信号 发生t吴块； 所述激励信号发生模块，用于在所述晶体振荡器被使能后，发生激励信号，所述激励信 号用于接入所述晶体振荡器的输入端;所述激励信号的频率和所述晶体振荡器的频率之差 在预设范围内； 所述激励信号发生模块具体包括:电阻电容RC振荡器和寄存器； 所述寄存器，用于存储在所述激励信号的频率和所述晶体振荡器的频率之差在预设范 围内时，所述RC振荡器对应的电阻电容的寄存器值； 所述RC振荡器，用于在所述晶体振荡器电路上电时，根据所述寄存器存储的电阻电容 所对应的寄存器值进行设置，发生所述振荡信号。2. 根据权利要求1所述的快速起振的晶体振荡器电路，其特征在于，所述晶体振荡器电 路还包括:增流模块，用于在所述晶体振荡器被使能时，向所述晶体振荡器电源端输入电流 源;还用于在所述晶体振荡器被去使能时，逐步降低所输入电流源的电流值。3. 根据权利要求2所述的快速起振的晶体振荡器电路，其特征在于，所述增流模块包 括:信号发生子模块和若干个电流源； 所述信号发生子模块，用于同时发生若干个不同时序的开关信号，所述开关信号用于 控制对应的电流源是否被接入所述晶体振荡器的电源端;其中，不同的开关信号对应不同 的电流源;各开关信号上升沿的时刻相同，下降沿的时刻依次延后。4. 根据权利要求3所述的快速起振的晶体振荡器电路，其特征在于，所述信号发生子模 块具体包括:若干个信号发生单元； 输入所述信号发生子模块的信号同时输入各所述信号发生单元的输入端，每个信号发 生单元的输出端输出一个开关信号。5. 根据权利要求4所述的快速起振的晶体振荡器电路，其特征在于，至少一个所述信号 发生单元中包括:延时子单元，所述延时子单元串联在所述信号发生单元的输入端和输出 端之间，用于延后输入所述延时子单元的信号的下降沿时刻。6. 根据权利要求5所述的快速起振的晶体振荡器电路，其特征在于，所述延时子单元具 体包括:两个P沟道金属氧化物半导体场效应晶体管PMOS管、五个N沟道金属氧化物半导体 场效应晶体管NMOS管和一个反相器； 第一 PMOS管的源极、第二PMOS管的漏极、源极和所述反相器的电源端共同连接至所述 晶体振荡器电路电源端； 第一 PMOS管的漏极、第一匪0S管的漏极、第二PMOS管的栅极和第五匪0S管的栅极共同 连接至所述反相器的输入端;所述第一匪0S管的源极和所述第二NM0S管的漏极相连，所述 第二匪0S管的源极和所述第三NM0S管的漏极相连，所述第三NM0S管的源极和所述第四NM0S 管的漏极相连，所述第一 PMOS管的栅极、所述第一匪0S管的栅极、所述第二匪0S管的栅极、 所述第三NM0S管的栅极和所述第四NM0S管的栅极相连，作为所述延时子单元的输入端； 第四NM0S管的源极、第五NM0S管的源极、漏极和所述反相器的接地端共同连接并接地； 所述反相器的输出端作为所述延时子单元的输出端。7. 根据权利要求1所述的快速起振的晶体振荡器电路，其特征在于，所述激励信号发生 模块还包括:分频器； 所述分频器串联在所述激励信号发生模块的输入端和输出端之间，所述分频器的输入 端和所述RC振荡器的输出端相连。8. 根据权利要求1所述的快速起振的晶体振荡器电路，其特征在于，所述激励信号发生 模块还包括:缓冲器； 所述缓冲器串联在所述激励信号发生模块的输入端和输出端之间，所述缓冲器的输入 端和所述RC振荡器的输出端相连。9. 根据权利要求1所述的快速起振的晶体振荡器电路，其特征在于，所述激励信号发生 模块还包括:与门和电容； 所述与门的一个输入端连接所述RC振荡器的输出端，另一个输入端被输入使能所述晶 体振荡器的使能信号，所述与门的输出端连接所述电容的一端，所述电容的另一端连接所 述激励信号发生模块的输出端。10. 根据权利要求1所述的快速起振的晶体振荡器电路，其特征在于，在所述晶体振荡 器为差分振荡器时，所述激励信号发生模块发生的激励信号在差分后输入所述晶体振荡器 的两个输入端;或者，所述激励信号发生模块发生两个互相差分的激励信号，分别输入所述 晶体振荡器的两个输入端。
【文档编号】H03B5/04GK106067762SQ201610423553
【公开日】2016年11月2日
【申请日】2016年6月15日 公开号201610423553.7, CN 106067762 A, CN 106067762A, CN 201610423553, CN-A-106067762, CN106067762 A, CN106067762A, CN201610423553, CN201610423553.7
【发明人】楼文峰, 凌宇, 谢循, 盛文军
【申请人】泰凌微电子（上海）有限公司