专利名称：递回式匹配滤波器及匹配滤波方法
技术领域：
本发明是有关于展频或分码多重进接通讯系的匹配滤波技术，尤指一种具有递回运算特性的匹配滤波器及匹配滤波方法。
按，在目前的行动通讯应用中，直接序列分码多重进接(Direct-Sequence Code Division Multiple Access,DS/CDMA)技术由于具有可有效利用频宽、避免干扰及适用于不同的交通格式(Traffic Pattern)的特性，因此已逐渐受到广泛的重视，而以DS/CDMA技术进行通讯时，所传送的资料流(Data Stream)需以一唯一的展频码(Spreading Code)加以调变以区分其它的资料流，由于该展频码是以一高于资料率数倍的速度而操作，因此，资讯的能量即可拓展至较大的频宽，而可达成通讯的频宽同时由多个使用者所共享的效果。
前述频谱展开的调变是由直接序列的方式达成，亦即将传送的资讯符号以模拟随机(Pseodo-random,PN)码调变至一载波，由于PN码相较于资讯符号而言，具有较大的频宽，故而在调变后即可获致展频的信号，且一般而言，PN码的选择以一长码为佳，因此，在接收端便需要复杂的硬件电路及相当长的码撷取(Code Acquistion)时间。而CDMA通讯需要传送端及接收端的展频波形达到同步以建立连结，其同步的处理是包括码撷取及码追踪(Code Tracking)的过程，其中，码撷取的过程是由码的序数以决定初步的相位，而概略将传送及接收的展频波形予以同步，以便以由码追踪的过程来维持码的同步。
而用以达成码撷取的电路实施方式主要分为匹配关联器(MatchedCorrelator)及匹配滤波器(Matched Filter)等两种方案，其中，匹配关联器的使用是在接收端将所接收的信号与其使用的PN码相乘并累加之，而累加后的平方值输出即是与一临界值相较或基于循序机率比测试(Sequential Probability Ratio Test,SPRT)的判断以产生是否已获得码撷取的决定，如果累加后的平方值输出未超过该临界值或是SPRT产生同步失效的输出判决，则接收端需调整其PN码的相位，重复上述过程直至达成同步为止，而由于该PN码的长度极长，因此，匹配关联器明显地会因码的相位的极大不确定性，而需要极长的搜寻时间。
而匹配滤波器则具有类似有限响应数字滤波器(Finite ImpulseResponse Filter)的架构，籍以使用滤波的方式而产生是否已码撷取的决定，参照图4所示的习知匹配滤波器架构，其主要是由储存电路41、乘法电路42及总和单元43所构成，其中，储存电路41具有多数个串接的延迟暂存器411，每一延迟暂存器411是提供一定的片元时间(Tc)的延迟，该等延迟暂存器411即可用以保持以1/Tc的取样频率所接收的取样信号x(n)，且该等延迟暂存器411的内容随即便由乘法电路42的乘法单元421与依据所欲同步的PN码而设定的接合系数(c0、c1、…cN-1)(Tapc Coefficient)相乘，其中，该等接合系数可对应于一PN码的某小段或全部的PN码，而经过乘算的过程后，该总和单元43便将所有乘算的结果相加以产生如下的滤波输出y(n)y(n)=Σm=0N-1cN-1-m·x(n-m),---(1)]]>而由于PN码的元素只可能为-1或1，所以乘算的过程仅是在于处理储存电路42所保持的内容的符号。为了精确地撷取码的相位，该PN码必须有足够的长度且全部的PN码均需用以与所接收的信号匹配，故在实际的应用上，为可靠地获取PN码的时序，该PN码的长度通常大于200，因此，所需的接合系数的数目相当大，显然地，当PN码的长度越长时，将有越多的加法运算需要执行，而此大量的加法运算造成了滤波器的电能的大量消耗及滤波速度无法提升的问题，而极待予以改善。
在已知的专利文献中，美国USP5663983号“展频系统的差分匹配滤波器”专利案是以基于PN码的两相邻元素可能具有相同的值的特性，而得以较少的加法运算来产生匹配滤波器的输出，藉此虽可改善前述的问题，但欲受限于PN码需具有相同的相邻元素的条件，故而仍有予以进一步改善的必要。
发明人爰因于此，本于积极发明的精神，极思一种可以解决上述问题的“可用于展频或分码多重进接通讯系统的递回式匹配滤波器及匹配滤波方法”，几经研究实验终至完成此项新颖进步的发明。
本发明的目的在提供一种递回式匹配滤波器及滤波方法，其可仅以极少的加法运算进行匹配滤波处理，且不受限于PN码的形式。
为达前述的目的，本发明的一特色是在于提出一递回式匹配滤波器，其主要是由滤波运算电路、第一减法单元、加法器、附加储存电路及第二减法单元所构成，该滤波运算电路是用以保持一输入序数的元素，并将滤波器的接合系数与对应的元素进行滤波处理以产生一输出，该第一减法单元是将该滤波运算电路所保持的输入序数的第一元素与最末一个元素相减，该加法器具有第一及第二输入端，该第一输入端是由至少一延迟元件所构成，其输入端接收该加法器的输出，其输出端则连接至该加法器的第二输入端，该第二减法单元是将该加法器的输出与该滤波运算电路的输出相减，以产生一滤波输出。
其中还包含一符号位元管理单元，以调整该滤波输出的正负符号。
其中该滤波运算电路包括一储存电路，是由N+1个延迟元件所串接而成，以分别将该输入序数的元件保持之，其中，N为大于1的自然数；一乘法电路，是将该储存电路的前N个延迟元件所保持的元素与对应接合系数相乘；一总和电路，是将该乘法电路的输出予以相加，以及一移位单元，是将该总和电路的输出进行移位处理。
其中该附加储存电路是由一个延迟元件所构成，且该附加储存电路的延迟元件与该储存电路的一延迟元件是提供相同的延迟时间。
其中该乘法电路具有N个乘法单元以分别对应该前N个延迟元件所保持的元素与对应的接合系数进行乘法运算。
其中该总和电路是将该N个乘法单元的输出相加。
其中该移位单元是将该总和电路的输出向左移位一位元。
其中该滤波运算电路包括一储存电路，是由一个延迟元件及N个延迟元件组所串接而成，每一延迟元件组具有复数个串接的延迟元件，以分别将该输入序数的元素保持之，其中，N为大于1的自然数；一乘法电路，是将该储存电路的延迟元件的输出及前N-1个延迟元件组的输出与对应接合系数相乘；一总和电路，是将该乘法电路的输出予以相加，以及一移位单元，是将该总和电路的输出进行移位处理。
其中该附加储存电路与储存电路的每一延迟元件组具有相同数目的延迟元件。
其中该储存电路与附加储存电路的每一延迟元件均是提供相同的延迟时间。
其中该乘法电路具有N个乘法单元以分别对应该储存电路的延迟元件的输出及前N-1个延迟元件组的输出进行乘法运算。
其中该总和电路是将该N个乘法单元的输出相加。
其中该移位单元是将该总和电路的输出向左移位一位元。
本发明的另一特色是在于提出一递回式匹配滤波方法，其首先将一输入序数的复数个元素保持之，再将滤波的接合系数与对应的元素相乘，再将该输入序数与接合系数的乘积相加总并乘以一设定值，以产生一加总输出，且由所保持的输入序数的第一个及最末一个元素并前一次的输入序数之和而求取目前的输入序数之和，最后将该输入序数之和与该加总输出相减，以产生一滤波输出。
其中于将该输入序数与接合系数的乘积相加总的步骤中，该设定值为2。
其中于将输入序数与接合系数相乘的步骤中，是将所保持的输入序数的最末一个元素以外的所有元素与对应的接合系数相乘。
其中还包含一步骤以调整该滤波输出的正负符号。
由于本发明设计新颖，能提供产业上利用，且确有增进功效，故依法申请专利。
为使贵审查委员能进一步了解本发明的结构、特征及其目的，兹附以图式及较佳具体实施例的详细说明如后，其中
图1是为在行动通讯系统中进行传送及接收展频信号的示意图。
图2是为本发明的递回式匹配滤波器的一较佳实施例的架构图。
图3是为本发明的递回式匹配滤波器的另一较佳实施例的架构图。
图4是为习知的匹配滤波器的架构图。
有关本发明的递回式匹配滤波器及匹配滤波方法，请先参照图1所示，其是显示在行动通讯系统中以一基地台11为传输端而传送展频信号，该展频信号经过数字调变技术调变至通讯频道中，亦即，所传输的信号可写为s(t)=Σt=-∞∞c(t-lNTc)[cos(2πfct+θ)jsin(2πfct+θ)]]]>=Σt=-∞∞c(t-lNTc)•ej(2πfct+θ)]]>其中，fc为载频(Carried Frequency),θ为频率偏移，而c(t)=Σn=0N-1cn·p(t-nTc)]]>为展频波形，于此展频波形的N个元素(c0、c1、…cN-1)的值为+1或-1，并构成PN码，其中的每一元素是维持一Tc的时间，p(t)为控制传送波形的滤波器的脉冲响应。
而在接收端的天线12接收来自该基地台11的展频信号后，便由一高频接收器13将此展频信号的功率放大后，经由一分叉器(Splitter)14分至两混合器(Mixer)151及152，其中，第一混合器151是将分叉器14的输出与一载波cos(2πfct)相乘，第二混合器152则将分叉器14的输出与另一载波sin(2πfct)相乘，该第一混合器151的输出经一第一低通滤波器161的滤波处理以滤除高频信号成分，而产生一相内连续时间基频信号(In-phase Continuous-time Base-band)Ri(t)，该第二混合器152的输出则经一第二低通滤波器162的滤波处理以滤除高频信号成分，而产生一正交相连续时间基频信号(Quadrature-phase Continuous-time Base-band)RQ(t)。
本发明的一较佳实施例是使用一第一A/D转换器171以1/Tc的取样频率对信号Ri(t)进行取样，并将取样的信号转换为对应的数字信号Ri(n)，同样地，本发明亦使用一第二A/D转换器172以1/Tc的取样频率对信号RQ(t)进行取样，并将取样的信号转换为对应的数字信号RQ(n)，该输出取样Ri(n)及RQ(n)则分别送至I--分枝匹配滤波器191及Q--分枝匹配滤波器192以进行码撷取的处理，而由于I--分枝匹配滤波器191及Q--分枝匹配滤波器192是使用相同的PN码，因此，该两滤波器191及192亦是具有相同的构成，故以下的叙述仅以一匹配滤波器为例说明，并以一输入序数x(n)代表该输出取样Ri(n)及RQ(n)。
而当给予一PN码时，该PN码元素值为+1的个数与元素值为-1的个数可能相同或不同，如假设值为+1的元素的个数较多，则习知的匹配滤波器的输出序数根据(1)可改写为y(n)=Σm=0N-1x(n-m)-2·Σm=0N-1(1-cN-1-m)2·x(n-m)]]>=z(n)-2·Σm=0N-1em·x(n-m)---(2)]]>由上述的表示式可知，由于z(n)=z(n-1)+x(n)-x(n-N)，因此，可藉由递回地计算其结果，而使输出序数z(n)仅以2个加法运算而获得，又由于超过一半以上的接合系数em(em=1-cN-1-m2∈{0,1})]]>的值为0，因此，表示式(2)的右侧第二项最多仅需习知匹配滤波器的一半的加法运算，据此即得以大幅增加匹配滤波的速度。
又如PN码的-1元素的个数较多时，可将习知的匹配滤波器的输出序数根据(1)改写为y(n)=-{Σm=0N-1x(n-m)-2·Σm=0N-1(1+cN-1-m)2·x(n-m)}]]>=-{z(n)-2·Σm=0N-1em·x(n-m)}---(3)]]>同样地，由上述的表示式可知，亦由于z(n)=z(n-1)+x(n)-x(n-N)，因此，可藉由递回地计算其结果，而使输出序数z(n)仅以2个加法运算而获得，并由于超过一半以上的接合系数em(em=1+cN-1-m2∈{0,1})]]>的值为0，因此，表示式(3)的右侧第二项最多仅需习知匹配滤波器的一半的加法运算，据此即得以大幅增加匹配滤波的速度。
参照图2所示，是为本发明的用以实现前述递回计算处理的递回式匹配滤波器的一较佳实施例，其具有一滤波运算电路20以对输入序数x(n)进行滤波处理，该滤波运算电路20是由储存电路21、乘法电路22、总和单元23及移位单元24所构成，该储存电路21是由复数个个别延迟Tc时间的延迟元件D0-DN所串接而成(N为大于1的自然数)，以当于输入序数x(n)进入滤波器后，延迟元件D0-DN所保持及输出的值分别为x(n)-x(n-N)，而延迟元件D0-DN-1的输出则分别与接合系数e0-eN-1对应连接至该乘法电路22的复数个乘法单元M0-MN-1，以分别将一延迟元件D0-DN-1的输出与一对应的接合系数e0-eN-1相乘，而该等乘法单元M0-MN-1的输出则连接至总和单元23，以将该乘算的结果予以相加而获致(Σm=0N-1em·x(n-m))]]>的运算值，该总和单元23的输出则连接至该移位单元24，以进行左移一位元的处理，以便产生将(Σm=0N-1em·x(n-m))]]>乘以2的效果。
又延迟元件D0-DN的输出并连接至一第一减法单元25的输出端以执行x(n)-x(n-N)的运算，该第一减法单元25的输出则连接至一加法器27的输出端是连接至一附加储存电路28的输入端，该附加储存电路28是为一个延迟Tc时间的延迟元件，且该附加储存电路28的输出端是连接至该加法器27的另一输入端，因此，当输入序数x(n)依序数逐渐进入滤波器时，该第一减法器25及加法器27便可由该储存电路21的延迟元件D0-DN的输出与前一次的输入序数之和而求取目前的输入序数之和，藉此而可实现z(n)=z(n-1)+x(n)-x(n-N)的递回运算。
该加法器27的输出端与该移位单元24的输出端是连接至一第二减法单元26，以进行减法运算而产生z(n)-2·Σm=0N-1em·x(n-m)]]>的运算结果，而该第二减法单元26的输出则由一符号位元管理单元29以依据PN码的+1或-1元素的数目来调整其正负符号，据此而产生(z(n)-2·Σm=0N-1em·x(n-m))]]>或(-{z(n)-2·Σm=0N-1em·x(n-m)})]]>的滤波输出，而得以在不受限于PN码的相邻元素是否相同的情况下，以极少的加法运算来进行匹配滤波的处理。
本发明的另一较佳实施例是为以较高的频率来进行码撷取，亦即将图1所示的A/D转换器171及172的取样频率提高为M/Tc，于此较高的取样频率下，习知的匹配滤波器输出可写为y(n)=Σm=0N-1cN-1-m·x(n-mM)]]>而当PN码的+1元素的个数较多，则习知的匹配滤波器的输出序数可改写为y(n)=Σm=0N-1x(n-mM)-2·Σm=0N-1(1-cN-1-m)2·x(n-mM)]]>=z(n)-2·Σm=0N-1em·x(n-mM)---(4)]]>
由上述的表示式可知，由于z(n)=z(n-M)+x(n)-x(n-NM)，因此，可藉由递回地计算其结果，而使输出序数z(n)仅以2个加法运算而获得，又由于超过一半以上的接合系数em(em=1-cN-1-m2∈{0,1})]]>的值为0，因此，表示式(4)的右侧第二项最多仅需习知匹配滤波器的一半的加法运算，据此而得以大幅增加匹配滤波的速度。
又如PN码的-1元素的较多时，可将习知的匹配滤波器的输出序数改写为y(n)=-{Σm=0N-1x(n-mM)-2·Σm=0N-1(1+cN-1-m)2·x(n-mM)}]]>=-{z(n)-2·Σm=0N-1em·x(n-mM)}---(5)]]>同样地，由上述的表示式可知，由于z(n)=z(n-M)+x(n)-x(n-NM)，因此，可藉由递回地计算其结果，而使输出序数z(n)仅以2个加法运算而获得，并由于超过一半以上的接合系数em(em=1+cN-1-m2∈{0,1})]]>的值为0，因此，表示式(5)的右侧第二项最多仅需习知匹配滤波器的一半的加法运算，据此而得以大幅增加匹配滤波的速度。
图3即为本发明的具有较高取样频率的递回式匹配滤波器的架构图，其具有一滤波运算电路30以对输入序数x(n)进行滤波处理，该滤波器运算电路30是由储存电路31、乘法电路32、总和单元33及移位单元34所构成，该储存电路31是由复数个个别延迟Tc/M时间的延迟元件D0-DNM所串接而成(N、M为大于1的自然数)，其中，延迟元件D0-DNM是以M个为一组而区分为N级的延迟元件组S0-SN，以当于输入序数x(n)进入滤波器后，延迟元件D0及延迟元件组S0-SN所保持及输出的值分别为x(n)、x(n-M)…x(n-(N-1)M-1)、x(n-NM)，而延迟元件D0及延迟元件组S0-SN-1的输出则与分别与接合系数e0-eN-1对应连接至该乘法电路32的复数个乘法单元M0-MM-1，以分别将元件D0及元件S0-SN-1的输出与对应的接合系数e0-eN-1相乘，而该等乘法单元M0-MN-1的输出则连接至该总和单元33，以将该乘算的结果予以相加而获致Σm=0N-1em·x(n-mM)]]>的运算结果，该总和单元33的输出则连接至该移位单元34，以进行左移一位元的处理，以便产生将Σm=0N-1em·x(n-mM)]]>乘以2的效果。
又延迟元件D0及元件组SN的输出并连接至一第一减法单元35的输入端以执行x(n)-x(n-NM)的运算，该第一减法单元35的输出则连接至一加法器37的一输入端，该加法器37的输出端是连接至一附加储存电路38的输入端，该附加储存电路38是由M个延迟Tc/M时间的延迟元件所串接而成，且该附加储存电路38的输出端则连接至该加法器37另一输入端，因此，当输入序数依序逐渐进入滤波器时，该第一减法器35及加法器37便可由该储存电路31的延迟元件D0及延迟元件组SN的输出与前一次的输入序数之和而求取目前的输入序数之和，藉此而可实现z(n)=z(n-M)+x(n)-x(n-NM)的递回运算。
该加法器37的输出端与该移位单元34的输出端则连接至一第二减法单元36，以进行减法运算而产生z(n)-2·Σm=0N-1em·x(n-mM)]]>的运算结果，
而该第二减法单元36的输出则由一符号位元管理单元39以依据PN码的+1或-1元素的数目来调整其正负符号，而输出z(n)-2·Σm=0N-1em·x(n-mM)]]>或-{z(n)-2·Σm=0N-1em·x(n-mM)}]]>的滤波输出，因此，亦得以在较高的取样频率之下，以极少的加法运算来进行匹配滤波的处理，且不受限于PN码的相邻元素是否相同。
就未来的应用而言，目前由3GPP(3rd Generation PartnershipProiect)所制定的第三代W-CDMA无线通讯系统中，明定所有的基地台都会下传(Downlink)一个固定的同步信号，以利手机与基地台间的同步，而该同步信号是由一个Cp=[a,a,a,-a,-a,a,-a,-a,a,a,a,-a,a,-a,a,a]形态的码所组成，且上述的a是由16个单元所构成的，其单元可表示为a=[111111-1-11-11…11…1-11]，其中的“-”号表示反相。无论手机是在开机的状态，或手机移动需要新的基地台的服务(即Handoff)，手机均需要随时与接收信号进行匹配滤波。故在手机的接收器，可使用习知的匹配滤波器进行同步信号的码撷取，以获取该基地台的时脉，该习知匹配滤波器需要255个加减法的运算以完成一个滤波的输出，而如使用依据本发明的递回式匹配滤波器，则仅需122个另法运算，即可完成一个滤波的输出，因此，可以节省相当多的运算。
综上所陈，本发明无论就目的、手段及功效，在在均显示其迥异于习知技术的特征，为匹配滤波器设计上的一大突破，恳请贵审查委员明察，早日赐准专利，以便嘉惠社会，实感德便。惟应注意的是，上述诸多实施例仅是为了便于说明而举例而已，本发明所主张的权利范围自应以申请专利范围所述为准，而非限于上述实施例。
权利要求
1．一种递回式匹配滤波器，主要包括一滤波运算电路，是用以保持一输入序数的元素，并将滤波器的接合系数与对应的元素进行滤波处理以产生一输出；其特征在于，一第一减法单元，是将该滤波运算电路所保持的输入序数的第一元素与最末一个元素相减；一加法器，具有第一及第二输入端，该第一输入端是接收该第一减法单元的输出；一附加储存电路，是由至少一延迟元件所构成，其输入端接收该加法器的输出，其输出端连接至该加法器的第二输入端；以及一第二减法单元，是将该加法器的输出与该滤波运算电路的输出相减，以产生一滤波输出。
2．根据权利要求1所述的递回式匹配滤波器，其特征在于，其中还包含一符号位元管理单元，以调整该滤波输出的正负符号。
3．根据权利要求1所述的递回式匹配滤波器，其特征在于，其中该滤波运算电路包括一储存电路，是由N+1个延迟元件所串接而成，以分别将该输入序数的元件保持之，其中，N为大于1的自然数；一乘法电路，是将该储存电路的前N个延迟元件所保持的元素与对应接合系数相乘；一总和电路，是将该乘法电路的输出予以相加，以及一移位单元，是将该总和电路的输出进行移位处理。
4．根据权利要求3所述的递回式匹配滤波器，其特征在于，其中该附加储存电路是由一个延迟元件所构成，且该附加储存电路的延迟元件与该储存电路的一延迟元件是提供相同的延迟时间。
5．根据权利要求3所述的递回式匹配滤波器，其特征在于，其中该乘法电路具有N个乘法单元以分别对应该前N个延迟元件所保持的元素与对应的接合系数进行乘法运算。
6．根据权利要求5所述的递回式匹配滤波器，其特征在于，其中该总和电路是将该N个乘法单元的输出相加。
7．根据权利要求3所述的递回式匹配滤波器，其特征在于，其中该移位单元是将该总和电路的输出向左移位一位元。
8．根据权利要求1所述的递回式匹配滤波器，其特征在于，其中该滤波运算电路包括一储存电路，是由一个延迟元件及N个延迟元件组所串接而成，每一延迟元件组具有复数个串接的延迟元件，以分别将该输入序数的元素保持之，其中，N为大于1的自然数；一乘法电路，是将该储存电路的延迟元件的输出及前N-1个延迟元件组的输出与对应接合系数相乘；一总和电路，是将该乘法电路的输出予以相加，以及一移位单元，是将该总和电路的输出进行移位处理。
9．根据权利要求8所述的递回式匹配滤波器，其特征在于，其中该附加储存电路与储存电路的每一延迟元件组具有相同数目的延迟元件。
10．根据权利要求9所述的递回式匹配滤波器，其特征在于，其中该储存电路与附加储存电路的每一延迟元件均是提供相同的延迟时间。
11．根据权利要求8所述的递回式匹配滤波器，其特征在于，其中该乘法电路具有N个乘法单元以分别对应该储存电路的延迟元件的输出及前N-1个延迟元件组的输出进行乘法运算。
12．根据权利要求11所述的递回式匹配滤波器，其特征在于，其中该总和电路是将该N个乘法单元的输出相加。
13．根据权利要求8所述的递回式匹配滤波器，其特征在于，其中该移位单元是将该总和电路的输出向左移位一位元。
14．一种递回式匹配滤波方法，主要包括下述的步骤将一输入序数的复数个元素保持之；将滤波的接合系数与对应的元素相乘；将该输入序数与接合系数的乘积相加总并乘以一设定值，以产生一加总输出；其特征在于，由所保持的输入序数的第一个及最末一个元素并前一次的输入序数之和而求取目前的输入序数之和；以及将该输入序数之和与该加总输出相减，以产生一滤波输出。
15．根据权利要求14所述的递回式匹配滤波方法，其特征在于，其中于将该输入序数与接合系数的乘积相加总的步骤中，该设定值为2。
16．根据权利要求14所述的递回式匹配滤波方法，其特征在于，其中于将输入序数与接合系数相乘的步骤中，是将所保持的输入序数的最末一个元素以外的所有元素与对应的接合系数相乘。
17．根据权利要求14所述的递回式匹配滤波方法，其特征在于，其中还包含一步骤以调整该滤波输出的正负符号。
全文摘要
一种递回式匹配滤波器及匹配滤波方法,其是以一储存电路将一输入序数的元素保持,一乘法电路将该储存电路所保持的元素与对应的接合系数相乘,一总和电路将该乘法电路的输出予以相加,一移位单元将该总和电路的输出进行移位处理,并使用一减法单元、一加法器及一附加储存电路,以由所保持的输入序数的第一个及最末一个元素并前一次的输入序数之和而求取目前的输入序数的之和,再以另一减法单元将该输入序数之和与该加总输出相减,以产生一滤波输出。
文档编号H04L27/26GK1323099SQ0010739
公开日2001年11月21日 申请日期2000年5月12日 优先权日2000年5月12日
发明者黄合淇, 陈柏村 申请人:财团法人工业技术研究院