专利名称：一种混码器的制作方法
技术领域：
本实用新型涉及一种电子装置，尤其是一种用于产生混码序列(Scrambling Sequence)的电子混码器(Scrambler)。
背景技术：
在现今科技快速进步的信息时代，通讯系统已有快速的发展，且成为现代人不可或缺的配备之一。举例而言，日渐普及的手机即为科技改变人类生活方式的典型代表。手机提供了一种低廉又便捷的方式，使人们能随时和家人、朋友及同事保持联络。因此，随着手机的日益普及，其功能和技术的进步与发展也成为一大需求。
目前业界已于第三代(3G)无线通讯系统中发展了一种码分多址(codedivision multiple access)技术，即CDMA2000。CDMA2000系统能提供手机更多样化的功能，例如传送图片、互联网络存取功能及多种声音功能的改善等。
在包括3G手机的大部分通讯设备中，混码器/解混码器为一重要装置。混码器会将数据加密，使数据能被安全地传送。从基站传送出来的信道交插符号会在进入子分组符号选择(subpacket symbol selection)之前先经过混码。发射单元(source unit)会使用混码器以将数据加密，然后将加密后的数据传送给同样具有类似此混码器的目的单元，经由解混码器将这些数据解混码。该解混码器需要产生和该混码器一样的混码序列。子分组符号选择器(subpacket symbol selection)会选择混码序列，该混码序列是从Fk值开始，其中“k”为该子分组索引，而Fk值范围在72至7776，步数间隔(step)为24，例如72，96，120，...7752，7776。在CDMA2000中，Fk值是依主机参数而决定，该参数包括混码子分组的索引、编码分组(含有多个子分组)的位数、由子分组索引的32位沃尔(32-bits Walsh)的信道数量、子分组可使用的1.25毫秒(ms)时隙数量以及每子分组的模组次序。在CDMA2000领域里，上述所有参数及其相互关系均为业界所熟知，也已被CDMA2000相关文献所规定。如果一个未预定目的单元(unintended destination unit)接收了该混码(加密)数据，该未预定目的单元很可能无法立即辨识该数据或无法解混码该数据。利用混码器将数据编码可以对数据提供保密并保护数据传输的商业利益。
请参考图1，图1为已知作为混码器使用的17-接点线性反馈移位寄存器10的方块图。17-接点线性反馈移位寄存器10是用于CDMA2000的前向分组数据信道(forward packet data channel，即F-PDCH)中，当作混码器使用，以产生混码序列。混码器10包含有一组串联的寄存器D1-D17以及异或(exclusive OR，XOR)开关12连接于寄存器D14与D17的输出端。XOR开关12的输出端是连接至寄存器D1的输入端，以产生反馈信号，使混码器10得到产生器序列(generator sequence)h(D)＝D17+D14+1。当寄存器D1-D17被设定在初始状态后，混码器10会以时间脉冲来控制，使寄存器D17输出混码序列。该混码序列的作用是将通讯信号的数据位编码加密，在CDMA2000的F-PDCH中，是用来使混码序列与交插输出符号(interleaveroutput symbols)产生互斥“或”运算。
混码器10在CDMA2000的F-PDCH中的操作说明如下。首先，混码器10会被初始化至初始状态[D17...D1]＝[1b15b14b13b12b11b10b9b8b7b6b5b4b3b2b1b0]，即寄存器D17被设定至“1”、寄存器D16设定为“b15”、寄存器D15设定为“b14”......，寄存器D1设定为“b0”，其中b15，b14，b13，b12，b11，b10，b9，b8，b7，b6，b5，b4，b3，b2，b1及b0位是得自于CDMA2000标准所规定的长码遮罩(long code mask)。接着，以数次脉冲来控制混码器10，以在寄存器D17的输出端产生混码序列。使用同17-接点线性反馈移位寄存器10的解混码器，则必须在时钟72与7776时间脉冲周期之间，将寄存器D1-D17的状态正确地设定给特定子分组。当达到该状态时，该解混码器会再次以时间脉冲控制产生和混码器10一样的混码序列。
当该解混码器在时钟Fk次脉冲(clock pulses)的时候，该解混码器是处于未执行模式(non-performing mode)。很明显地，较高的Fk值会产生较慢的整体成效；而执行较慢的解混码器会影响到整个环境系统，且会使其他的连贯系统陷入瓶颈。由于手机以及其他通讯系统的需求皆为避免通讯延迟及提高数据传输速度，故上述混码器是缺乏效率且急需改善的。已知用于解决上述问题的方法包括加快该混码器的时间脉冲速度(clock speed)，但该方法会导致在传输中出现错误。
发明内容
因此本实用新型的主要目的在于提供一种在一连续不必须的中间状态下仍能快速步进的混码器及其相关方法，以解决上述已知混码器的问题。
本实用新型提供一种用来产生混码序列的混码器，该混码器包含有X接点线性反馈移位寄存器，其包含X寄存器，该X寄存器是以线性串联方式连接，根据预定的序列输出混码序列；复用器，其输出端连接于该X接点线性反馈移位寄存器的寄存器，该复用器另具有对应于该复用器的选择端状态的第一输入端、第二输入端、与第三输入端，其中，第一输入端接收来自外部的起始状态设定信号，当该复用器的选择端设定至选择该第一输入端时，该X接点线性反馈移位寄存器载入预定状态；以及多个逻辑开关，其输入端连接于该X接点线性反馈移位寄存器的寄存器的输出端，其输出端分别连接于所述复用器的第二和第三输入端，其中，当该复用器的选择端设定至选择该第二输入端时，执行该X接点线性反馈寄存器的n步位移操作，而当该复用器的选择端设定至选择该第三输入端时，该X接点线性反馈移位寄存器执行该单步位移操作。
本实用新型的优点在于利用复用器的特性提供该X接点线性反馈移位寄存器三种模式功能，因此该移位寄存器同时具有可被初始化、位移n步以及位移单步的功能。
本实用新型的另一优点在于可以快速达到与n步位移操作相称的该产生器序列的期望点。
图1为已知作为混码器使用的17接点线性反馈移位寄存器的方块图。
图2为本实用新型第一实施例的混码器的方块图。
图3为本实用新型第二实施例的混码器的方块图。
图4为本实用新型产生混码序列的方法的流程图。
表一为本实用新型混码器的复用器的操作模式对照表。
图号说明10混码器12互斥“或”开关20混码器22移位寄存器26逻辑电路 26a、26b逻辑开关28复用器30混码器32、32′、34复用器 36互斥“或”开关38递减计数器40控制逻辑电路具体实施方式
在本实用新型说明书中，本实用新型混码器(scrambler)是以CDMA2000的前向分组数据信道(forward packet data channel，F-PDCH)的例子做说明，但并非用来对本实用新型加以限制，举例来说，本实用新型同样可以应用于解混码器(de-scrambler)。再者，本实用新型亦可应用于如电脑网路等其他需要数据混码的通讯系统或数据加密系统中。
请参阅图2，图2为本实用新型第一实施例的混码器20的方块图。混码器20包含有移位寄存器22，而移位寄存器22包含多个寄存器D1-DN。混码器20另包含有多个逻辑电路26以及复用器28，其中该多个逻辑电路26是连接于移位寄存器22的寄存器D1-DN的输出端，而复用器28是用来将逻辑电路26的输出传送给寄存器D1-DN。该多个逻辑电路26包含有两个逻辑开关26a及26b。由逻辑开关26a传送给复用器28的寄存器D1-DN的输出信号，会使移位寄存器22根据预定的产生器序列完成单步位位移，相反的，逻辑开关26b会将寄存器D1-DN的输出传送给复用器28，使移位寄存器22依据预定的产生器序列产生n步位位移。复用器28内部设有选择端(selection end)设定，会限制复用器28的操作，使复用器28可选择接收逻辑开关26a或逻辑开关26b的输出，或者选择预定的起始状态，并依据所选择的状态载入寄存器D1-DN中。混码器20的输出信号则由移位寄存器22的寄存器DN输出。
混码器20可依据下列程序操作首先，复用器28会设定为接收起始状态，将该起始状态载入寄存器D1-DN中。接着，复用器28会选择接收逻辑开关26b的输出，以改变寄存器D1-DN的状态，使移位寄存器22依据产生器序列以及预定的n值而向前位移n步。最后，复用器28的选择端会设定至接收逻辑开关26a的输出，将逻辑开关26a的输出传送给寄存器D1-DN，而移位寄存器22会在混码器20的时间脉冲控制下输出混码序列(scrambling sequence)。
逻辑开关26a及26b的结构会决定移位寄存器22的操作，并具体定义出该预定的产生器序列。举例而言，依据CDMA2000的F-PDCH，寄存器D1-DN的数量为十七(标号为D1-D17)，而一位位移逻辑开关(one-bit-shiftlogic)26a为异或(XOR)开关，逻辑开关26a会对第十四寄存器D14及第十七寄存器D17的输出做异或运算(如图1)，作为第一寄存器D1的反馈。此设计是等同于17-接点线性反馈移位寄存器，描述产生器序列(generatorsequence)h(D)＝D17+D14+1。此逻辑可以一反馈矩阵加以描述H1=0000000000000100110000000000000000010000000000000000010000000000000000010000000000000000010000000000000000010000000000000000010000000000000000010000000000000000010000000000000000010000000000000000010000000000000000010000000000000000010000000000000000010000000000000000010000000000000000010]]>其中，每一列均分别表示移位寄存器22的寄存器D1-D17的开启状态(on-state，二元制的“1”)，也就是说第一列代表寄存器D1，而第十七列代表寄存器D17。每一个“1”表示哪一个或哪几个寄存器D1-D17(由第几行表示)提供输出给XOR开关，而该XOR开关会提供输入给该列所代表的寄存器。举例言之，H1的第一列表示寄存器D14及D17的输出经过XOR运算，然后输入至寄存器D1；第二列表示寄存器D1的输出被传送至寄存器D2；第三列表示寄存器D2的输出会输入寄存器D3中；以下皆同，而最后一列，即第十七列表示寄存器D16的输出被传给寄存器D17。
在同一例子中，依据CDMA2000的F-PDCH，逻辑开关26b提供24位的n步位移，其等同于根据矩阵H1的二十四单步位位移，可以用H124(矩阵H1的24次方)表示H124=0000100000100000000000100000100000000000100000100000000000100000100000000000100000100000000000100000100000000000100000110000000000100100010000000000100100010000000000100110010000000000000010010000000000000010010000000000000010010000000000000010010000000000000010010000000000000010010000000]]>因此，逻辑开关26b显然比逻辑开关26a更复杂，但仍可以用XOR开关做处理。例如，H124的第一列表示寄存器D5与D11的输出会经过XOR运算，然后输入寄存器D1；第二列表示寄存器D6与D12的输出被XOR运算，然后输入寄存器D2；第三列表示寄存器D7及D13的输出经由XOR运算后传至寄存器D3；而最后一列表示寄存器D7及D10的输出被XOR运算后传至寄存器D17。
一般而言，混码器20的移位寄存器22会输出混码序列，如同逻辑开关26a的产生器序列所定义的那样。该混码序列可经由n步(n-steps)完成快速步进，根据逻辑开关26b，达到期望点。此外，移位寄存器22的寄存器D1-DN可由预定的状态载入。复用器28会控制混码器20的该三种功能，以产生期望的混码序列。
请参阅图3，图3为本实用新型第二实施例的混码器30的方块图。混码器30包含有十七寄存器D1-D17，寄存器D1-D17各包含有输入端、输出端以及启动与时间脉冲控制端(enable and clock ends)。寄存器D1-D17的输出是以b0-b16表示。混码器30另包含有二组具有两个输入端的复用器，如图3所示的复用器32、32′和34。每个复用器34的输出连接对应的寄存器D1-D17。每个复用器34的输入，是其分别对应的复用器32、32′，以及一位预定的长码遮罩(long code mask，LCM)。每个复用器32接收前一寄存器的输出信号，以及XOR开关36的输出，而这种寄存器的XOR输出是依据上述H124矩阵操作。如同复用器32一样，复用器32′会接收从XOR开关36传来的输出信号，并根据矩阵H1另接收XOR开关36′的输出信号。例如，寄存器D4输出状态b3，可接收前一寄存器D3的输出信号b2，也可以另接收寄存器D8的输出b7与寄存器D14的输出b13的XOR运算结果，也可接收一位LCM。简而言之，每一寄存器D2-D17皆与复用器34连接，而每个复用器34皆与复用器32连接，每个复用器32均会接收XOR开关36的输出信号；另外，寄存器D1会连接复用器34，该复用器34会与复用器32′连接，而复用器32′会接收XOR开关36、36′的输出。如图3所示，寄存器D1-D17可经由复用器32、32′、34的设定如同17-接点线性反馈移位寄存器那样操作，位移单步位，或如同具有多个平行输入端的17-接点线性反馈移位寄存器，以启动24位跳越操作，或也可以用预先决定的状态或LCM加以设定。有关复用器32、32′、34输入对输出的选择模式请参看表一，表一为本实用新型混码器30的复用器32、32′、34的操作模式对照表。
表一
混码器30另包含递减计数器38以及控制逻辑电路40。控制逻辑电路40包含有多个“或”开关(OR gate)，以完成下列操作操作信号IPrun启动寄存器D1-D17；载入信号IPload设定复用器34将LCM位传给寄存器D1-D17；以及时间脉冲信号IPclk会使寄存器D1-D17的操作与递减计数器38同步化。控制逻辑电路40另可输出“操作24步”信号OP24st，以表示混码器30在进行24位跳越。递减计数器38是9-位计数器，该9位是依据CDMA2000的F-PDCH而选择，以完成24位的324跳越(29＝512＞324)，达到混码器30的第7776状态。计数器38接收9-位输入信号FKD24(Fk值除以24)，该输入信号FKD24具有对应于状态72至7776的二进制值，其范围为3至324。控制逻辑电路40能确保在计数器38递减计数时，复用器32、32′、34会被设定，以使混码器30在一个时间脉冲周期(clock periods)间跳越24位。混码序列是由寄存器D17输出的输出信号b16。
利用以下例子可以清楚说明本实用新型的第二实施例。当子分组符号选择装置选择了混码序列，并以Fk＝120开始时，载入信号IPload会设定为1，其允许每个复用器34在载入信号IPload设定回0之前将LCM位载入寄存器D1-D17中，接着，输入信号FKD24会以数值5(其二进位为“000000101”)输入(120/24)，取代寄存器D1-D17原先以120时间脉冲周期取得该子分组符号的混码序列起始位，将操作24步信号OP24st设定为1，使复用器32、32′输出在其“1”输入端的信号。因此，混码器30会在跳越24位模式下操作并执行第一次24位跳越。然后，计数器38会在下一时间脉冲周期中从5至4递减计数，操作24步信号OP24st仍维持1，并执行另一次24位跳越。混码器30会继续在跳越24位模式下操作五个时间脉冲周期，直到计数器38的输出计数至0并将操作24步信号OP24st重新设定为0。此时寄存器D17的输出信号b16为该子分组符号(Fk＝120)的混码序列的起始位，且混码器30会在1位位移模式下操作，产生该混码序列于寄存器D17的输出端，即输出信号b16。
在上述两个实施例中，逻辑电路26、36、36′皆可由XOR开关执行，但其他类似功能的逻辑设计亦可取代应用。同样地，在上文实施例中使用复用器28、32、32′、34是便于说明本实用新型，然而在实际应用时，复用器28、32、32′、34可为开关电路(switching circuit)、逻辑开关或类似的装置。除此之外，复用器28、32、32′、34也可为其他具有上述同样功能的设计。例如，在本实用新型的第二实施例中，每一组具有两个输入端的复用器32、34可轻易地被具有三个输入端的复用器取代。另外，当本实用新型被应用于上述CDMA2000例子之外的情况时，逻辑开关的输入方式、控制逻辑电路和计数器的结构、预先决定的起始数值(LCM)以及输出方式皆可用上述不同的形式设计。
请参考图4，图4为本实用新型产生混码序列的方法的流程图。本实用新型的方法是以混码器30为例说明如下步骤100开始；步骤102复用器34选择在“1”输入端的信号作为输出信号，以将起始状态或LCM载入寄存器D1-D17；步骤104设定计数器38至24位位移的预定数目(3-324)，并将复用器32、32′及34分别设定至状态1、1及0以使寄存器D1-D17依据该产生器序列执行24位位移；步骤106藉由时间脉冲控制寄存器D1-D17及计数器38执行一次24位位移；步骤108计数器38的状态以递减1的方式计数；步骤110计数器38的状态是否为0？假如是，进行步骤112；否则，进行步骤106；步骤112设定复用器32、32′至状态0(复用器34已被设定为0)，以根据该产生器序列执行寄存器D1-D17的单一位位移；步骤114藉由以时间脉冲控制寄存器D1-D17的方式产生单一位位移，其中该混码序列是由寄存器D17输出；步骤116是否达到该混码序列的末端？假如是，进行步骤118；否则，进行步骤114；步骤118结束。
该混码序列的末端可由一个组件或混码器30的外部使用者预先决定，在CDMA2000中，可由将要被混码的信息的分组长度决定。上述本实用新型的方法也可比照使用于混码器20。
相较于已知技术，本实用新型的混码器可使寄存器载入起始值、连续产生n步跳越的产生器序列以及产生该产生器序列的一步位移输出信号，以作为混码序列。其中，已知混码器在单步位移时必须为线性向前步进(advance)才能达到所期望的状态，而本实用新型混码器可在平行输入下快速移动，如同上文所提的CDMA2000例子。已知混码器若要达到Fk值为5088，则已知混码器必须经过至少5088时间脉冲周期，相反的，在上述本实用新型的实施例中，本实用新型混码器只需经过212时间脉冲周期，速度为已知混码器的二十四倍。因此，本实用新型混码器可以提供高速性能的改进。
以上所述仅为本实用新型的较佳实施例，凡根据本实用新型权利要求所做的均等变化与修饰，都应属本实用新型权利要求的覆盖范围。
权利要求1.一种用来产生混码序列的混码器，其特征是该混码器包含有X接点线性反馈移位寄存器，其包含X寄存器，该X寄存器是以线性串联方式连接，根据预定的序列输出混码序列；复用器，其输出端连接于该X接点线性反馈移位寄存器的寄存器，该复用器另具有对应于该复用器的选择端状态的第一输入端、第二输入端、与第三输入端，其中，第一输入端接收来自外部的起始状态设定信号，当该复用器的选择端设定至选择该第一输入端时，该X接点线性反馈移位寄存器载入预定状态；以及多个逻辑开关，其输入端连接于该X接点线性反馈移位寄存器的寄存器的输出端，其输出端分别连接于所述复用器的第二和第三输入端，其中，当该复用器的选择端设定至选择该第二输入端时，执行该X接点线性反馈寄存器的n步位移操作，而当该复用器的选择端设定至选择该第三输入端时，该X接点线性反馈移位寄存器执行该单步位移操作。
2.如权利要求1所述的混码器，其另包含有计数器，连接于该复用器的该选择端，用来根据预定数目的脉冲设定该复用器的该选择端状态。
3.如权利要求1所述的混码器，其中这种逻辑开关为异或开关。
4.如权利要求1所述的混码器，其中该X接点线性反馈移位寄存器是为17-接点线性反馈移位寄存器，其具有十七个寄存器，该十七个寄存器的第一寄存器的输入信号包含有该十七寄存器的第十四寄存器与第十七寄存器的输出信号的异或运算结果，使该预定的产生器序列为h(D)＝D17+D14+1。
5.如权利要求4所述的混码器，其中该n步位移操作为24位位移操作。
6.如权利要求5所述的混码器，其中该混码器是用来作为第三代无线通讯系统的码分多址的前向分组数据信道的一元件。
专利摘要一种混码器，其包含线性移位寄存器、多个逻辑开关以及复用器。该线性移位寄存器是用来根据预定的产生器序列产生混码序列，这种逻辑开关能允许平行输入至该移位寄存器，而该复用器可选择进入该移位寄存器的输入信号，使该移位寄存器可以载入预定的起始值、位移单一位或位移预定数目的位来通过产生器序列。
文档编号H04J13/00GK2722510SQ0325125
公开日2005年8月31日 申请日期2003年5月15日 优先权日2003年1月6日
发明者卢克圣 申请人:威盛电子股份有限公司