专利名称：使用10吉比特附件单元接口的与协议无关的传输的制作方法
技术领域：
本发明的实施例涉及一种在IEEE P802.3ae 10吉比特附件单元(XAUI)总线上以与协议无关的方式传输数据的装置和方法。
背景技术：
在高性能设备之间耦合的通信总线，例如为集成电路之间(“芯片到芯片”通信)、输入/输出(I/O)设备之间、或者通过连接器的印制电路板之间提供互连的通信总线，可能需要以非常高的传输速度运行。而且，用于实现总线的接口逻辑和管脚数目可能需要最小化，以降低总线位于其内或其间的设备的成本和复杂程度。一般地，并行总线不能满足许多当前应用的需要，因为在运行中总线的数据传输速度受限在每秒十亿比特或者每并行信号更少比特的相对较慢的速度。虽然简单的串行信号一般能够以比并行总线更快的速度运行，但至少在某种程度上由于带宽的需要，也无法满足当前的需求。当前应用可能要求并行运行多路串行信号，以克服这些限制。串行信号的并行设置以下称为“串行总线”。
总线一般包括控制线和数据线。同步总线一般能够以比异步总线更快的速度运行，因为它不要求握手协议。此外，因为通常使用固定协议来在总线上传输数据，所以实现协议的接口逻辑是最小的，并且相对于异步总线，该总线运行非常快。
然而，同步总线在控制线中包括时钟，并且需要固定协议来基于该时钟在总线上传输数据。因此，连接到同步总线上的设备必须以同样的时钟速率运行，并且共享该固定的通信协议。结果，虽然当前存在许多不同的同步总线体系结构，但它们都与预定的通信协议紧密联系在一起。例如，当耦合至总线的设备具有根据不同的通信协议而格式化或成帧的数据，并且通过该总线传输数据时，这个预定的通信协议可能是严重的限制。此外，由于公知的时钟和数据偏差(skew)问题，一般来说，同步总线越长，总线速度越慢。
电气电子工程师协会(IEEE)已提出了一个标准，用于扩展10吉比特介质无关接口(10 Gigabit Media Independent Interface，XGMII)并行总线的工作距离，并且减少10吉比特以太网系统(以下称为“10 GbE系统”或简称为“10 GbE”)中的介质访问控制(Media Access Control，MAC)和物理层设备(Physical Layer Device，PHY)组件之间的接口信号的数目。在作为IEEE Std.802.3(Carrier Sense Multiple Access withCollision Detection(CSMA/CD)access method and physical specifications)的补充的IEEE草案P802.3ae中的第47和48款中提出的并有望于2002年中批准的这一建议中，为可选的10吉比特介质无关接口(XGMII)扩展器子层(eXtender Sublayer，XGXS)和10吉比特附件单元接口(XAUI)串行总线定义了电气和功能特性。(“XAUI”中的“X”代表罗马数字中的10，表示100亿比特/秒，即10吉比特/秒或10Gb/s)在实现可选的XGMII扩展器的10GbE系统中，XAUI总线接收来自MAC或PHY的包字节流，按照包流的方向，将包字节流分为多个串行的二进制数字(比特)流，用于在对应数量的物理通信路径(lane，道)上传输，并且使用在授权给Franasztk的专利号为4,486,739的美国专利中定义的工业标准8B/10B编码方案来编码比特流以在各个道上传输。8B/10B编码方案将8个比特的字节信息翻译为10个二进制数字，用于在电磁或光传输线路上传输。其他公知的串行信号和总线体系结构也使用8B/10B编码方案，例如，InfiniBand(见InfiniBandTMArchitecture SpecificationRelease1.0，Volume 2-Physical Specifications，Chapter 5Link/PhyInterface)、光纤信道(见ANSI NCITS T11 Fibre Channel Standards)以及由第三代外围组件互连专门兴趣组(3GIO PCI-SIG)公布的3GIO高速I/O互连串行总线体系结构(见http//www.pcisig.com)。
然而，迄今为止，XAUI总线从未以能够支持以与协议无关的方式在总线上传输一个或多个不同的数据流的方式而实现在设备中。诸如与包交换相对的电路交换的数据流这样的一些数据流没有使用或者不能利用8B/10B编码方案，例如SONET(Synchronous Optical NETwork，同步光网络)数据流。(有关SONET的说明，见ANSI T1.105SONET-BasicDescription including Multiplex Structure，Rates and Formats)。
通过示例而非限制性方式在附图中说明了本发明，其中相同的标号代表类似元件，其中图1是现有技术的典型的10吉比特附件单元接口电路的方框图；图2是本发明的实施例的流程图；图3是现有技术的10吉比特以太网逻辑和接口的方框图；图4是本发明的实施例的方框图。
具体实施例方式
IEEE草案P802.3ae规范中提出的10GbE建议定义了10吉比特/秒的介质无关接口(XGMII)并行总线体系结构，包括74个信号(包括两个32位的数据路径，其中一个在发送方向上，另一个在接收方向上；四个控制信号；以及一个时钟信号)。XGMII将以太网介质访问控制(MAC)层组件(MAC层对应于国际标准组织的开放互联系统(OSI)第二层，即数据链路层协议)耦合至以太网物理(PHY)层设备(PHY层对应于OSI第一层，即物理层协议的一部份)。
10GbE规范还提出了可选的XGMII扩展，包括两个10吉比特介质无关接口(XGMII)扩展器子层(XGXS)和它们之间的XAUI总线(“可选的XGMII扩展器”；或简称为“XGMII扩展器”)，用于在印制电路板(PCB)线迹中将XGMII扩展到例如最长约为20英寸。可选的XGMII扩展器通常在芯片到芯片(集成电路到集成电路)应用中扩展XGMII，例如在多数以太网MAC到PHY的互连实现中发生的那样。然而，应该考虑到，XAUI不仅可以使用PCB上的线迹而实现为单板中的集成电路(IC)间的点对点总线，而且也可以在其他环境中实现，包括实现(直接或间接的)板间或至背板的高速互连。
使用可选的XGMII扩展器，MAC到XGMII到PHY的并行总线互连成为MAC到XGMII到XGXS到XAUI到XGXS到XGMII到PHY的互连。源XGXS将从XGMII并行接收的数据流转换为多个串行比特流，以用于在XAUI串行总线上传输，在目标XGXS处接收后，所述串行比特流再重新转换回并行字节流，以用于在XGMII上传输，以下将进一步描述。
在XGMII扩展器中，一个XGXS实例在发送方向(从MAC到PHY)上作为XAUI数据路径源，并且在接收方向上作为目标而运行。另一个XGXS实例在发送方向上作为XAUI数据路径的目标，而在接收路径上作为源而运行。每个XAUI路径(发送和接收)包括四个比特串行道。XGXS使用与IEEE草案P802.3ae规范中定义的10GbE物理编码子层(Physical Coding Sublayer，PCS)和物理介质附件(Physical MediumAttachment，PMA)一样的代码和编码规则。源XGXS把分开在四条并行通信路径(“分条在四条道上”)中的数据流作为它的输入，所述数据流具体地说是字节数据流，再将流中的数据和控制字符映射为XAUI代码组，并且将它们编码，用于在XAUI总线上传输。目标XGXS将XAUI代码组解码，去除所述四道的偏差，补偿源XGXS和目标XGXS之间的任意时钟速率差异，并且将XAUI代码组再映射回数据和控制字符。(注意欲进一步了解有关XGMII扩展器中的代码组以及它们的应用的信息，读者可参考IEEE草案P802.3ae规范的48.2.3和48.2.4部分。)XAUI总线是低管脚数、自定时的串行总线，分成四个串行通信路径，也称为道。接口包括两组四个差分信号对的16个数据信号。见IEEE草案P802.3ae规范的图47-2。XAUI使用8B/10B编码方案，其在芯片到芯片的印制电路板(PCB)线迹中提供更好的信号完整性。XAUI是一种可扩展的串行总线体系结构，其一般以3.125GBaud的速度运行每一道，但也可以以其他的速度运行所述道，它与PHY和协议无关并且可以在互补金属氧化物半导体(CMOS)、双极型CMOS(BiCMOS)和硅锗(SiGe)半导体的工艺中实现。
相对于其他总线体系结构，XAUI串行总线具有许多优点，包括因低管脚数而具有的实现灵活性、更好的抗噪性、更好的抖动控制、更低的电磁干扰(EMI)、对由于自计时而产生的多位总线偏差的改进的补偿、更好的检错和故障隔离能力以及更低的功耗。虽然通常用于在PCB迹线上将10GbE MAC至PHY的互连(XGMII)从3英寸扩展到20英寸，但是所述接口可以考虑用于互连专用集成电路(ASIC)、可编程门阵列(PGA)、现场PGA(FPGA)、处理器或者它们的组合，例如，将处理器互连至I/O设备或者介质访问控制组件，而不管是在PCB上还是在PCB之间，只是为了列举几例。
图1说明可选的XGMII扩展器实现的示例。诸如MAC组件这样的设备105具有对应于XGMII的输入和输出，包括接收时钟RxC和发送时钟TxC，以及两个36位路径，其中包括用于数据TxD和RxD的具有32个并行信号的路径以及具有4个并行控制信号的路径。在发送方向上(例如，从设备105)，XMGII将10吉比特/秒的数据流转换为四个8位的字节流，即道。诸如PHY组件这样的设备125同样也具有对应于XGMII的输入和输出。组件110和120执行以上描述的XGXS功能。
尽管图1将XGXS功能图示为嵌入在与组件105和125独立的组件110和120中，但是可以考虑将任意源/目标设备(如MAC)、XGMII功能和XGXS功能包含在单个组件或者集成电路(IC)芯片中。在这种情况下，芯片接口是XAUI，而XGMII如果存在的话则无需暴露。实际上，不是由芯片中内置的XGMII而是由该芯片来携带例如在32位内部数据总线上的SONET有效载荷。
源XGXS将从四条字节宽的XGMII道的每一道上接收到的数据字节或者控制字符转换为自计时(self-clocked)的串行的8B/10B编码数据流，用于以3.125GBaud的额定速率在XAUI总线上传输。在XAUI的目标端，XGXS去除四条道的偏差(即对齐四条道)，补偿时钟差异，并且将在XAUI总线上接收到的串行8B/10B编码数据流解码为数据字节或控制字符，用于在XGMII并行道上传输。可以看到，XGXS组件是双向的，能够作为源或目标而运行，并且可以根据独立时钟运行。
在10GbE的环境中，数据流包含有以太网包，其中具有帧开始和结束分界符。此外，在所述分界符(即帧结束分界符和帧开始分界符)之间的在XAUI总线上传输的专用代码组用于同步XAUI道，即去除道偏差。
虽然图1本质上说明的是传输10GbE数据的10吉比特/秒的物理接口，但是如以下将要描述的，本发明的实施例使用同样的接口，用于以某种方式传输普通数据，其中所述方式使得使用XAUI总线，设备不仅能够传输10GbE数据，而且能够传输例如SONET数据这样的其他数据。通过初始化总线之后修正XAUI总线的运行来实现这一点。这种修正包括将XAUI的电气特性与它的功能特性分开，以及修正功能特性使得接口能够传送任意类型的数据，无论是打包的还是电路交换的。
修正XAUI总线的功能特性，使得以与协议无关的方式在XAUI总线上传输SONET数据，因为SONET数据没有打包，也就是说，没有帧开始和结束分界符，因此，没有帧间或包间间隙，反之，如果存在所述帧间或包间间隙，就可以在其中传输专用的空(Idle)代码组，其中所述空代码组可用于同步XAUI总线，去除道偏差并调整源和目标之间的时钟差异。
本质上，修正的XAUI总线作为串行通信总线运行，以便仅传输数据，并且与总线运行有关的问题例如同步、去偏差(对齐)、跨越多个时钟域等在总线初始化过程中解决了，然后在总线运行过程中被忽略了。修正的XAUI以这样一种模式运行，即通过在接收器处检测代码组错误而进行去偏差和同步的跟踪，因此允许诸如SONET数据这样的未编码数据透明地通过XAUI而传输。
根据本发明的实施例，如果在修正的状态下运行时在XAUI总线上发生任何错误，则将这些错误与XAUI总线隔离。可以检查从XAUI总线上接收到的数据的完整性，并且，如果检测到错误，这将归咎于XAUI总线。以这种方式，无需额外的总线信号来确认在XAUI总线上的数据的无错误传输，就可进行数据检查，相比一般需要额外信号以确认数据是通过并行总线无错传输的并行总线体系结构，这是一个显著的优点。
注意以下，如包括在IEEE草案P802.3ae规范第47款中描述的XGXS中的那样，IEEE草案P802.3ae规范第48款中描述的10GBASE-XPCS功能、状态机或过程的实例，可以简称为“PCS功能”、“PCS状态机”或“PCS过程”。而且，对IEEE草案P802.3ae规范的第47款和第48款的引用也可以简称为“第47款”和“第48款”。
根据本发明的实施例，首先按照第48款初始化XAUI总线。具体地说，控制XAUI总线功能的10GbE物理编码子层(PCS)的实例基于空代码组序列的发送和接收来初始化总线。XAUI总线连续地发信号或者发送由PCS发送过程产生的代码组。具体地说，只要XAUI总线空闲，就会连续地并且重复地发送空代码组。因为XAUI总线是全双工串行总线，所以空代码组能够在这两个方向上传输。PCS同步过程连续地接受代码组，获得10位代码组同步，并且将已同步的10位代码组传送至PCS去偏差过程，其使代码组对齐，以去除总线引入的道之间的偏差。
一旦根据链路初始化过程初始化了XAUI总线，并且处于如第48款中描述的运行状态下，则根据如下描述的本发明的各种实施例，可以以多种方式修正包括在XAUI总线中的PCS功能的操作，以在XAUI总线上传输任意类型的数据。修正的运行状态这里称为数据不可知(data agnostic)模式，意味着当总线在修正的运行状态下时，数据能够以与协议无关的方式通过XAUI总线传输。
图2提供了说明本发明的实施例的流程图。过程开始于215，接通电源；接着在220同步各XAUI道，作为XAUI总线初始化阶段205的一部分。同步过程负责确定XAUI总线是否准备好运行。所述过程在各道上独立运行，并且当各道实现了同步时，该过程完成。作为同步过程的一部分，XAUI总线连续地将空控制字符转换为同步代码组，包括为8B/10B代码定位10位边界，以实现串行道同步以及道到道的对齐。
一旦完成同步，初始化阶段继续到230处的去偏差和对齐过程。去偏差过程不仅测试XAUI总线是否准备好运行，还测试XAUI总线是否能够在退出总线时提供有效的数据。因为相关数据将同时放置在总线上，所以也需要同时将所述数据移出总线。作为总线初始化过程的一部分，去偏差过程试图将正在总线上传输的连续发送的专用对齐代码组去偏差成对齐模式，以确保一旦总线处于运行状态并且传输有效数据时，相关数据可以对齐的方式传输。一旦在235处获得对齐，XAUI总线的初始化就视为完成了，并且现在总线转换到运行阶段210。
一进入运行阶段210，本发明的实施例就禁止PCS的同步、初始化和链路状态报告过程。在本发明的一个实施例中，一进入运行阶段，一个变量就被赋值，以表示总线正在以数据不可知方式运行，也就是说，不考虑代码组同步和对齐地传输数据。只要所述变量被赋予该值，任意通过XAUI总线传输的数据实际上都是在下述情况下传输既不检查代码组同步和道到道的偏差，也不调整数据传输，所述检查和调整是为了考虑或解决任意代码组同步或者道到道的偏差问题。然而，基于道的PCS同步过程连续地验证所有收到的代码组，以确保保持了适当的道同步和道到道的对齐。例如，DAM enable变量被赋予某一值时，表示在XAUI总线上启用数据不可知的运行模式；而当被赋予另一值时，则禁止数据不可知的运行模式。
即使一进入运行阶段210就同步了XAUI总线并对齐了它的道，但由于例如环境条件(例如，温度变化、变化的EMI级别等)的因素，总线正在传输数据流时还会发生同步问题和动态偏差。XAUI总线体系结构中的时钟和数据恢复电路以及XAUI去偏差逻辑可以补救这种情况。而且，根据8B/10B道代码差错检查，检查所有通过XAUI总线传输的数据的完整性。8B/10B道代码差错检查保证将道同步和道到道的对齐维持在可接受的范围内。然而，更重要的是这种同步和对齐是由XAUI总线自身维持的，无需通常与包括在XAUI中的PCS功能相关联的任意专用代码组的传输、包间间隙、帧的开始或结束分界符，当总线以数据不可知模式运行时不使用所述代码组的传输、间隙或分界符。
以这种方式，任意类型的数据，无论是10GbE数据、SONET有效载荷或是其他类型的数据，都可以通过XAUI总线连续传输，而无需以任意方式中断、调整或改变数据传输，例如，传输在其他情况下维持同步、包划界以及道到道的对齐所需的专用代码组。这部分地是由XAUI的时钟和数据恢复电路以及8B/10B编码方案实现的，所述电路在总线初始化后只允许几乎为零的位误码率，所述8B/10B编码方案由XAUI总线使用，可提供总线上的非常好的信号完整性。
注意下面的讨论具体地指出了本发明的实施例在何处与第48款中描述的各种状态PCS功能、过程和状态机存在差异。为了解IEEE草案P802.3-ae规范考虑的PCS功能和相应的状态机的完整描述，读者可参考第48款。
根据本发明的一个实施例，修正PCS去偏差状态机(第48款，图48-8)，以使当XAUI总线处在运行阶段并且启用了数据不可知模式时，它不检查对齐错误。相反，只要考虑了PCS去偏差过程，则PCS去偏差状态机保持在ALIGN_ACQUIRED_1状态下，表示所有XAUI串行通信路径(道)彼此对齐，而不管实际情况是否如此。
此外，在本发明的实施例中，改变了PCS发送源状态机(第48款，图48-6)和PCS接收状态机(第48款，图48-9)，以使当XAUI总线在数据不可知模式下运行时，不用修正(反之，根据第48款则需要修正)数据流以指示空帧和数据帧边界。PCS去偏差过程一进入ALIGN_ACQUIRED_1状态，就可以开始传输任意有效的8B/10B代码组，并且如上所述，在本发明的一个实施例中，当XAUI总线在数据不可知模式下运行时，PCS去偏差状态机保持那种状态。PCS发送源状态机保持SEND_DATA状态，并且不调用函数cvtx_terminate，从而当总线在数据不可知模式下运行时，禁止代码组同步功能(cvtx_terminate是当检测到数据流中的代码组终止时，PCS传输过程使用的转换函数，以将空控制字符转换为同步代码组)。
同样，根据本发明的实施例，只要XAUI总线正在运行并且处于数据不可知模式下，PCS接收状态机就保持DATA_MODE状态。因此，PCS接收过程不响应检测出的故障状况，并且PCS去偏差过程或者不会发送表示在每个XAUI道上的一列代码组的值的信号，以使PCS接收过程能够检查故障状态，或者如果已发送出该信号，则PCS接收过程会忽略它。然而，在本发明的一个实施例中，按照PCS同步状态机的正常操作(第48款，图48-7)，任意XAUI道上的丧失同步都会导致链路的重新初始化。
可以以多种方式来完成对PCS何时处于修正的运行状态下进行跟踪。在本发明的一个实施例中，PCS发送源、接收、去偏差和状态机可访问的变量可以被赋予一值，表示PCS运行在数据不可知模式下。例如，变量DAM_enable(表示“启用数据不可知模式”)可以赋值为1，表示数据不可知运行模式。仅在第48款中描述的链路初始化过程之后，DAM_enable＝1；相反，在链路初始化过程中，DAM_enable被忽略。
根据本发明的一个实施例，XAUI总线能够运行在管理控制下的数据不可知模式中。例如，在本发明的一个实施例中，管理控制可以通过第45款中规定的以太网管理数据输入/输出(MDIO)接口和寄存器组或者等同的管理接口来进行。
如上所述地改变PCS功能使得可以数据不可知方式或者与协议无关的方式来使用XAUI总线。常规的PCS功能要求支持IEEE 802.3介质访问控制(MAC)操作的数据流成帧和数据划分(delineation)。根据本发明的实施例，不执行这样的成帧和数据划分。本发明的实施例使得可使用XAUI总线来替代数据不可知的通用并行总线，例如在the OpticalInternetworking Forum(OIF)Physical and Link Layer(PLL)Working Group(WG)proposals for System Packet Interface-4(SPI-4)and SerDes to FramerInterface-5(SFI-5)physical transport for SONET data streams中定义的。并且，XAUI总线的时钟嵌在数据中这一自计时属性允许按照道数据速率来扩展XAUI总线，并可实现道的数量上的总线的可扩展性，以解决对取决于所希望的应用而存在的更低速度的数据总线和更高速度的数据总线的需求。
在IEEE草案802.3ae规范中提出的10吉比特PHY规范中，PHY层包括物理编码子层(PCS)、物理介质附件(PMA)子层和物理介质相关(PMD)子层。光学模块实现在物理介质相关(PMD)子层。PMA通常为PCS提供与介质无关的手段来支持使用多种面向串行位的物理介质，并且执行PCS和PMA之间的代码组映射，用于在PMD上发送或接收的代码组的串行化和去串行化(SerDes)以及从PMD提供的代码组恢复时钟等功能。
图3说明交换机或路由器线路卡的高级别模块布局，包括(多个)PMD、(多个)PHY和MAC。线路卡300包括与例如协议栈的上层、交换结构(十字形、背板或网状互连的交换结构)或处理器通信的MAC305。包括一个或多个芯片组的PHY 310将MAC耦合至PMD组件315处的光纤光学模块，例如一个光学模块，其然后将线路卡耦合至光缆320。
图3还说明了用于遵从10GbE的设备的标准模块和接口。注意在10GBASE-X介质类型中，“X”表示8B/10B信号编码，而在10GBASE-R中，“R”表示64B/66B编码，在10GBASE-W中，“W”表示广域网(WAN)接口子层(WIS)接口，其封装以太网帧，以在SONET OC-192信道上传输。10GBASE-LX4使用波分复用(WDM)技术来发送单对光缆携带的四种光波长的信号。
在标准10GbE LAN串行协议栈325中，即在IEEE草案P802.3ae规范中建议的10GbE协议栈中，MAC或直接地或任选地通过XGMII扩展器子层(通过XAUI总线互连的XGXS对)耦合至PHY。在这种情况下，PHY组件在PCS中包括一个具有64B/66B编码器/解码器(CODEC)的PCS组件，并在PMA中包括串行器/去串行器(SerDes)，所述CODEC执行包划分。在发送方向上(从MAC到光缆)，SerDes将16位并行数据路径(每个644Mb/s)串行化为一个用于PMD中的串行光学装置的10.3Gb/s的串行数据流。
支持10GbE LAN串行协议栈的线路卡可包括耦合至PHY芯片的MAC芯片，其实现MAC和XAUI之间的XGXS。PHY芯片然后耦合至一个光学模块，该模块包括在325处说明的最右边的四个模块，即XGXS功能、PCS 64B/66B、PMA串行和PMD串行。标准XAUI实现可以用作PHY芯片和该光学模块之间的接口。
标准10GbE广域网(WAN)串行协议栈330包括PCS中的64B/66BCODEC和PMA中的SerDes。串行数据流的速度为9.58464Gb/s(SONETOC-192)，并且PMA中的16位并行数据路径以每条622Mb/s运行。IEEE草案P802.3ae规范第50款中描述了WIS组件提供的功能。一般来说，WIS允许10GbE设备与同步光学网络(SONET)OC-192传输格式相兼容。SONET设备通常用于在长距离上传输数据通信，并且OC-192格式提供9.85464Gb/s的有效数据吞吐率。WIS限制10GbE的数据吞吐率，以与SONET OC-192速度相匹配。WAN PHY不同于以上描述的在标准LAN串行协议栈中使用的LAN PHY，主要在于包含了WIS以提供简化的SONET成帧器(framer)和X7+X6+1扰频器(scrambler)。
参考图4，图示了根据本发明的实施例的非标准的10GbE WAN串行协议栈400。栈400使用根据本发明的实施例的能够以数据不可知方式运行的XAUI总线。在这种配置中，包括PCS、WIS和XGXS组件的PHY芯片通过XAUI接口耦合至一个光学模块，所述光学模块包括对应的XGXS组件，后跟PMA和PMD光学装置。
支持这种非标准10GbE WAN串行协议栈的线路卡可以使用与以上参考图3描述的10GbE LAN串行协议栈325中使用的相同的PHY芯片/光学模块配置。PHY和光学模块之间的XAUI总线以3.11Gb/s而不是3.125Gb/s的速度运行在数据不可知模式下，因为此时，接口需要与SONET的速度而不是与以太网的速度相匹配。
总线速度调控与MAC到WIS的数据路径是分开的，在所述数据路径处，10.0Gb/s的以太网MAC实现了速率控制，以支持SONET OC-192的9.952GBaud线路速率。WAN PHY和WIS的接口速率是与数据不可知模式无关的9.952GBaud。当启用数据不可知模式时，四条XAUI道中的每一条恰好都携带1/4的WIS速率。因为在XAUI上所有数据都是8B/10B编码的，所以编码的XAUI线路速率是9.952/4*10/8＝3.11Gb/S。通过执行每条道串行比特流上的各道时钟和数据恢复，XAUI自动调控其线路速率。(在IEEE P802.3ae草案的第4、44和50款中描述了WAN PHY速率控制机制。)在非标准10GbE WAN串行协议栈400中，仅有三个模块在XAUI总线的右侧，而在标准10GbE LAN串行协议堆栈325中有四个模块，这是因为代码已经放置在至MAC的接口处的线路上，所以可以绕过PCS64B/66B CODEC。通过使用同样的光学模块、以数据不可知的方式运行XAUI并且绕过模块中的64B/66B CODEC，支持标准LAN串行协议栈的同样的线路卡以数据不可知方式运行时，也可以用来支持WAN串行协议栈。
光学模块是标准的，甚至是商品化元件。多供应商多源协议(MSA)控制着它们的标准化。目前，10GbE LAN PHY使用较大的XENPAKMSA或者较小的XPAK MSA。二者都具有XAUI电接口。当在非标准的、数据不可知的WAN PHY模式下使用XENPAK或XPAK MSA时，WIS附接到XENPAK或XPAK光学模块上，并且绕过光学模块中的64B/66B CODEC。
当给支持非标准10GbE WAN串行协议栈的线路卡加电时，XAUI总线进入如上参照图2所述的初始化阶段，然后再进入运行阶段，其中如参考图2所述，它发送和接收SONET有效载荷。以这种方式，诸如交换机或路由器这样的具有单个XAUI总线的设备能够以与协议无关的方式支持多种协议，例如10GbE以太网(使用LAN串行协议栈)和SONET(使用非标准WAN串行协议栈)。
如图3中所说明的，标准10GbE LAN 4道协议栈345使用XAUI总线在PHY芯片和波分复用(WDM)PMD光学模块之间进行通信。MAC将以太网包传送给PHY芯片，在此处它们被8B/10B编码并通过XAUI总线传输进入四道光学模块。在大概20英寸长的铜总线上传输的信号由激光经过WDM PMD发送之前，重定时器(RTMR)为这些信号提供清除和补充功率功能。
虽然IEEE草案P802.3ae规范中提出了10GbE LAN 4道协议栈，但该建议中却遗漏了10GbE WAN 4道体系结构。IEEE P802.3ae任务组没有提出WAN PHY 4道体系结构，明确地拒绝与SONET抖动、时钟和其他SONET光学规范相一致。相反，任务组选择了如上所述的标准10GbEWAN串行体系结构，其使用普通的以太网PMD以提供支持SONET上的以太网对SONET基础结构的接入。
图4中410处说明的本发明的实施例提供非标准10GbE WAN 4道协议栈。在数据不可知模式下运行的XAUI总线在SONET上传输SONET帧，而不是以太网包。邻近MAC的三个模块，即PCS 64B/66B、WIS，和PCS PMA 8B/10B组成PHY芯片，并且它们是与如上所述的支持10GbE WAN串行协议栈330的线路卡中的PHY芯片中使用的模块相同的三个模块。此外，本发明的一个实施例使用与如上所述的支持10 GbE LAN 4道协议栈325的线路卡中使用的模块相同的光学模块。所述光学模块包括也如上所述的重定时器(RTMR)和WDM PMD，并且通过XAUI总线耦合至邻近MAC的PHY芯片。
在本发明的一个实施例中，在数据不可知模式下运行的XAUI驻留在线路卡的PHY组件中，其然后耦合至在路由器的背板或交换结构上交换数据的MAC组件。或者，PHY可以驻留在网络适配器或接口卡中，其安装在用于连接到网络的作为服务器的高性能计算机系统中，或安装在通过介质相关接口而可以连接到网络的桌面计算机系统中。因为如本发明的实施例那样运行的XAUI总线本质上是通用的串行总线，所以它可以用于连接任意数目的不同设备，这些设备可以在同一块板上或者在板之间，例如集成电路芯片、高速I/O设备、处理器和可编程逻辑设备。因此，本发明仅由下面的权利要求来限定。
权利要求
1.一种方法，包括初始化10Gb/s的XAUI总线；并且一旦所述XAUI总线被初始化，就通过所述XAUI总线仅传输多个数据代码组。
2.如权利要求1所述的方法，其中初始化所述XAUI总线包括根据10Gb/s的PCS过程来初始化所述XAUI总线。
3.如权利要求2所述的方法，其中根据所述PCS过程初始化所述XAUI总线包括将多个控制字符转换为代码组序列，以启用包括所述XAUI总线的多个串行道的同步。
4.如权利要求3所述的方法，其中将多个控制字符转换为代码组序列以启用道同步包括将多个控制字符转换为代码组序列以启用道同步和道到道的对齐。
5.如权利要求4所述的方法，其中将所述多个控制字符转换为代码组序列包括将所述多个控制字符转换为由8B/10B块编码方案产生的10位代码组序列。
6.如权利要求3所述的方法，其中根据所述PCS过程初始化所述XAUI总线还包括同步所述多个道中的每一个以确定代码组边界。
7.如权利要求6所述的方法，其中根据所述PCS过程初始化所述XAUI总线还包括对齐通过所述道传输的多个代码组。
8.如权利要求7所述的方法，其中对齐通过所述道传输的多个代码组包括将连续地通过所述道传输的多个代码组对齐成对齐模式，以去除所述道之间的时钟偏差。
9.如权利要求1所述的方法，还包括初始化所述XAUI总线后，将数据编码以通过所述XAUI总线传输。
10.如权利要求9所述的方法，其中将数据编码以通过所述XAUI总线传输包括将数据编码为数据代码组序列，以通过所述XAUI总线传输。
11.如权利要求10所述的方法，其中将数据编码为数据代码组序列，以通过所述XAUI总线传输包括将数据编码为由8B/10B块编码方案产生的10位数据代码组序列。
12.如权利要求10所述的方法，其中将数据编码为数据代码组序列，以通过所述XAUI总线传输包括将SONET数据编码为数据代码组序列，以通过所述XAUI总线传输。
13.如权利要求9所述的方法，其中通过所述XAUI总线仅传输多个数据代码组包括连续地通过所述XAUI总线仅传输多个数据代码组。
14.如权利要求13所述的方法，其中连续地通过所述XAUI总线仅传输多个数据代码组还包括防止任意控制代码组的插入和传输。
15.如权利要求14所述的方法，其中防止任意控制代码组的插入和传输包括防止用于同步所述多个串行道的任意控制代码组的插入和传输。
16.如权利要求14所述的方法，其中防止任意控制代码组的插入和传输包括防止用于补偿道到道的偏差的任意控制代码组的插入和传输。
17.如权利要求14所述的方法，其中防止任意控制代码组的插入和传输包括防止用于补偿时钟速率差异的任意控制代码组的插入和传输。
18.如权利要求14所述的方法，其中防止任意控制代码组的插入和传输包括当传输所述多个数据代码组时，防止任意控制代码组的插入和传输。
19.如权利要求1所述的方法，还包括如果包括所述XAUI总线的多个串行道之间的同步丧失被所述XAUI总线检测到，则重新初始化所述XAUI总线。
20.如权利要求19所述的方法，其中如果包括所述XAUI总线的多个串行道之间的同步丧失被所述XAUI总线检测到，则重新初始化所述XAUI总线包括根据10Gb/s的PCS过程重新初始化所述XAUI总线。
21.一种装置，包括10Gb/s的第一XGXS组件，其遵从IEEE 802.3，并通过10Gb/s的XAUI总线耦合至第二XGXS组件，用于一旦所述XAUI总线被初始化，就通过所述XAUI总线仅传输多个8B/10B编码数据代码组；所述第二XGXS组件，其耦合至遵从IEEE 802.3的PMA组件，用于将所述多个8B/10B编码数据代码组转换为未编码的并行数据流，以传输到所述PMA组件；和所述PMA组件，其耦合至光纤光学传输模块，用于将所述未编码的并行数据流转换为串行数据流，以传输到所述光纤光学传输模块。
22.如权利要求21所述的装置，其中所述XAUI总线以3.125Gb/s的比特率运行。
23.如权利要求21所述的装置，还包括SONET成帧器和扰频器组件，其耦合至所述第一XGXS组件，用于接收编码包数据流以及封装所述编码包数据流，以在SONET光纤光学通信介质上传输；和64B/66B编码器/解码器，其耦合至所述SONET成帧器和扰频器组件，用于编码由所述SONET成帧器和扰频器接收的所述包数据流。
24.一种网络接口，包括光学模块，包括10Gb/s的第一XGXS组件，其遵从IEEE 802.3，并通过10Gb/s的XAUI总线耦合至第二XGXS组件，用于一旦所述XAUI总线被初始化，就通过所述XAUI总线仅传输多个8B/10B编码数据代码组；所述第二XGXS组件，其耦合至遵从IEEE 802.3的PMA组件，用于将所述多个8B/10B编码数据代码组转换为未编码的并行数据流，以传输到所述PMA组件；和所述PMA组件，用于将所述未编码的并行数据流转换为串行数据流，以传输到所述光纤光学传输模块；和物理层设备，其耦合至所述光学模块，用于将SONET数据流传输到所述光学模块。
25.如权利要求24所述的网络接口，其中所述物理层设备包括SONET成帧器和扰频器组件，其耦合至所述光学模块，用于将数据包转换为SONET数据流，以传输到所述光学模块。
26.如权利要求24所述的网络接口，还包括遵从IEEE 802.3的MAC设备，其耦合至所述物理层设备，并将MAC数据包传输到所述物理层设备。
27.一种信息处理设备，包括交换结构；MAC设备，其耦合至所述交换结构，用于接收来自所述交换结构的数据包；物理层设备，其耦合至所述MAC设备，用于接收来自所述MAC设备的数据包；光学模块，其耦合至所述物理层设备，所述模块包括耦合至所述物理层设备的逻辑，用于接收来自所述物理层设备的数据包，将所述数据包编码为多个8B/10B编码数据代码组，并且一旦所述XAUI总线被初始化，就通过10Gb/s的XAUI总线仅传输所述编码数据代码组。
28.如权利要求27所述的设备，其中所述逻辑还耦合至遵从IEEE802.3的PMA组件，用于将在所述XAUI总线上传输的所述多个8B/10B编码数据代码组转换为未编码的并行数据流，以传输到所述PMA组件；并且所述PMA组件将所述未编码的并行数据流转换为串行数据流，以传输到光纤光学传输模块。
29.如权利要求28所述的设备，其中所述XAUI总线以3.11Gb/s的比特率运行。
30.一种装置，包括8B/10B PCS组件，其遵从IEEE 802.3，并通过10Gb/s的XAUI总线耦合至光学模块，用于一旦所述XAUI总线被初始化，就通过所述XAUI总线仅传输多个8B/10B编码数据代码组。
31.如权利要求30所述的装置，其中所述XAUI总线以3.125Gb/s的比特率运行。
32.如权利要求31所述的装置，其中所述光学模块包括波分复用光学通信介质组件。
33.一种系统，包括交换结构；网络接口，其耦合至所述交换结构，用于与所述交换结构交换数据包；所述网络接口包括遵从IEEE 802.3的MAC设备，其耦合至物理层设备，所述物理层设备包括SONET成帧器和扰频器组件，用于将数据包转换为SONET数据流以传输到光学模块，所述物理层设备通过10Gb/s的XAUI总线耦合至所述光学模块，以用于一旦所述XAUI总线被初始化，就通过所述XAUI总线仅传输多个8B/10B编码数据代码组。
34.如权利要求33所述的系统，其中所述XAUI总线以3.11Gb/s的比特率运行。
35.如权利要求33所述的系统，其中所述光学模块包括波分复用光学通信介质组件。
全文摘要
根据本发明，可通过可扩展的具有可变速度的串行总线而以与通信协议无关的方式传输数据。
文档编号H04L12/46GK1522522SQ03800583
公开日2004年8月18日 申请日期2003年5月1日 优先权日2002年5月16日
发明者理查德·塔博尔克, 唐纳德·奥尔德鲁, 史蒂夫·德雷尔, 加里·拉拉, 奥尔德鲁, 德雷尔, 拉拉, 理查德 塔博尔克 申请人:英特尔公司