专利名称：一种用于测试芯片的虚级联延时对齐特性的系统及方法
技术领域：
本发明涉及通信领域，具体涉及一种用于测试芯片的虚级联延时对齐特性的系统及方法。
背景技术：
光通信一开始是为传送基于电路交换的信息的，所以客户信号一般是TDM(时分多路复用)的连续码流，如PDH(准同步数字系列)、SDH(同步数字系列)等。随着现代数据通信的发展，数据信息的传送量越来越大，日益要求传输网络能够对宽带业务进行传输，客户信号中基于包交换的分组信号的比例逐步增加。然而，SDH的虚容器VC的大小是固定的，且与IP(因特网协议)或以太网分组信号的大小并不匹配。于是，SDH发展了VC级联的技术，即通过N个VCn的级联，可以成为容量为N×VCn的等效容器来使用。级联又有相邻级联和虚级联两种方式。相邻级联是在同一个STM-N中，利用N个相邻的C-4级联成为VC-4-Nc，成为一个整体结构进行传输；而虚级联是将分布在不同STM-N中的VC-4(可能同一路由，也可能不同路由)按级联的方法，形成一个虚拟的大结构VC-4-Nv进行传输，它将连续的带宽分开在独立的VC中传输，在传输的终点再将这些VC合并在一起得到连续的带宽。利用虚级联技术只需要发送端和接收端的设备支持就可实现宽带业务的传输，并且能够动态的分配带宽，带宽利用率较高。
如图1所示，以3个VC-3组成的虚级联组为例，图中上方的图示为网络源点处帧的结构，发端使三个VC-3组合成一帧，净荷的顺序为D1、D2、D3、D4、D5等等；图中下方的图示为网络宿点处的帧的结构，由于3个VC-3在网络中的传输路径可能不同，导致各个VC-3之间可能出现传输时延差，在网络宿点处帧的净荷顺序已经打乱，如下图接收到的净荷的顺序为D2、D4、D7、D3等。因此要想在宿站点能够正确的将净荷数据恢复，就必须先对各个虚级联的通道进行重新对齐，消除帧之间的延时。现有的延时对齐方法为采用一个外挂SSRAM(同步接口静态随机存储器)对数据进行缓存，来达到时延对齐的目的。芯片能够弥补的延时越大，虚级联的设备在网络应用时就更灵活，可以允许虚级联组的通道不绑定(走不同路由)，而且可以容忍源宿之间的中间站点就越多。
由于现在设计的芯片允许的延时规格越来越大，在FPGA(现场可编程门阵列)验证时，现在还没有很好的方法可以充分验证芯片的延时对齐特性。例如，某块芯片可以支持48帧的延时(48帧x125us/帧＝6ms)，原有的测试方法只能验证在各帧间延时几百us情况下，芯片是否正常，无法验证极端情况下，即在各帧间延时在6ms时，芯片是否正常。
在现有技术中，通常采用以下两种方法对芯片的延时对齐特性进行验证1.将一个虚级联业务组的若干通道(如图中A)在交叉板环回到支路板(被测设备)下行，剩余的通道(如图中B)在线路板的光口通过光纤进行环回，如图2所示，这样A、B路之间就会有由于光纤存在引入的延时。
对于一个站点，由于光信号功率在光纤中会逐渐衰减，因此一个站点无中继的传输距离往往是有限的。光纤的延时平均为5us/km，以一个站点支持100公里的无中继传输为例，这样使用长光纤进行延迟最多能引入的延时为100km×5us/km＝500us。SDH的帧频为125us/帧，因此从理论上计算出的光纤引入的延迟帧数为500us÷125us/帧＝4帧。
业界现在的设备往往是ms级的延迟，而在芯片进行验证测试时，条件受限，又不可能无限制的使用中继进行延迟，因此，该方法只能象征性的进行几帧的延时测试，不能进行延时特性的极限测试。
该方法的一个变形是将B通道信号经过光纤环回后又经过交叉板交叉到线路光纤，再反复交叉，这样，将信号在光纤上“循环”数轮后，再交叉到测试设备。这样虽然能够引入较多的延时，但由于信号在光纤、线路板、交叉板上的延时难于精确计算，所以难于进行虚级联延时对齐的精确测试，该方法还受限与线路板的容量，“循环”的圈数不能太多，而且需要配置复杂的交叉网络。
2.使用多站点进行测试。如图3所示，虚级联的通道由源点经过不同的路由到达宿点。依靠业务在每个站点内的处理延时引入虚级联不同通道间的延时。如图中所示，将一个虚级联业务组的若干通道(图中A)在交叉板环回到支路板(被测设备)下行，剩余的通道(图中B)经过若干中间站点后环回。这样A、B路之间就会有由于中间站点处理引入的延时。
一个站点的业务从线路的光板下到交叉板，再经过交叉板上到线路光板，通过光口发出。这样一个站点引入的延时是us级的，因此，如果要引入ms级的延时，就需要搭建数十个上述站点，在实验室进行芯片测试时，光是搭建这样多站点之间的网络就需要耗费巨大的人力和物力，一旦出现问题，由于整个环境太复杂，难于定位问题所在。而且由于信号在光纤、线路板、交叉板上的延时难于精确计算，所以很难进行虚级联延时对齐的精确测试。
发明内容
本发明的目的是克服现有技术的上述缺点，提供一种用于测试芯片的虚级联延时对齐特性的系统及方法，简单有效地对芯片的延时对齐特性进行精确的测试。
本发明提供了一种用于测试芯片的虚级联延时对齐特性的系统，其特征在于，所述系统包括至少一个网络测试仪，用于产生待测试数据，并对经过所述芯片恢复出的净荷数据进行测试，产生测试结果；至少一个虚级联处理装置，用于处理所述待测试数据以形成虚级联组，并完成所述虚级联组各通道数据的发送和接收；存储延时装置，用于引入所述虚级联组中不同通道之间的延时；交叉装置，用于完成所述虚级联组的各通道数据的转发。
所述虚级联处理装置包括虚级联发送装置，用于处理所述待测试数据以形成虚级联组，发送所述虚级联组各通道数据；虚级联接收装置，将接收的所述虚级联组的各通道进行重新对齐，消除帧间延时，恢复净荷数据。
其特征在于，所述存储延时装置包括存储器，用于存储所述虚级联组的各通道数据；存储控制装置，用于控制所述虚级联组的各通道数据写入和读出所述存储器的地址。
本发明还提供了一种利用上述系统实现的测试方法，其特征在于，所述方法包括步骤a、待测试数据进行虚级联发送时利用存储延时装置引入所述虚级联不同通道之间的预定的延时，以获得存在预定的延时关系的各通道数据；
b、对所述存在预定的延时关系的各通道数据进行交叉接收，以验证所述芯片的虚级联延时对齐特性。
所述步骤a具体包括将所述待测试数据进行处理，形成虚级联组；利用存储延时装置引入所述虚级联组中不同通道之间的预定的延时。
所述利用存储延时装置引入所述虚级联组中不同通道之间的预定的延时的步骤具体为利用进行延时对齐功能的存储模块引入所述虚级联组中不同通道之间的预定的延时。
所述利用进行延时对齐功能的存储模块引入所述虚级联组中不同通道之间的预定的延时的步骤具体包括设定所述存储模块中对应于所述虚级联组的每个通道的存储地址；将所述虚级联组各通道的数据分别存入所述存储模块中对应的存储区；控制从所述存储模块中读出各通道数据的时间，以使所述通道之间产生预定的延时。
所述设定所述存储模块中对应于所述虚级联组的每个通道的存储地址的步骤具体包括将所述存储模块均分为与所述虚级联组最大容许通道相同个数的存储空间，使每个存储空间能存储一个通道的数据；将所述每个存储空间再划分为多个存储区，使每个存储区能存储所述通道的完整一帧的数据。
所述控制从所述存储模块中读出各通道数据的时间，以使所述通道之间产生预定的延时的步骤具体包括设定从所述存储模块中读出各通道数据的起始地址为不同值，以使读出的各通道的MFI(复帧指示)指示不同；
通过所述MFI指示获得所述各通道的预定的延时时间。
所述进行延时对齐功能的存储模块包括SSRAM(同步静态存储器)。
利用本发明，可以在进行ASIC(专用集成电路)芯片的FPGA验证或FPGA芯片设计时，精确测试芯片的延时对齐特性。不需要搭建复杂的测试网络，也无需线路板和长光纤，即可使延时测试精确到字节级，节省了大量的人力和物力资源。而且，测试时SDH各帧之间的延时可控，易于调试和定位。
图1是光网络传输中虚级联延时示意图；图2是现有技术中利用光纤延时进行芯片延时对齐特性验证的示意图；图3是现有技术中利用站点延时进行芯片延时对齐特性验证的示意图；图4是本发明方法测试芯片的虚级联延时对齐特性的实现原理图；图5是本发明方法中在发送方向利用存储延时装置引入不同通道之间延时的原理图；图6是对应于图5所示的存储器中的数据存取示意图；图7是一个SDH帧结构示意图；图8是图7所示的SDH帧结构的净负荷区域的通道开销(POH)中各字节的安排示意图；图9是本发明实施例用于测试芯片的虚级联延时对齐特性的系统结构示意图。
具体实施例方式
为了使本技术领域的人员更好地理解本发明，下面结合附图和实施方式对本发明作进一步的详细说明。
虚级联是将分布在不同STM-N中的VC-4(可能同一路由，也可能不同路由)按级联的方法，形成一个虚拟的大结构VC-4-Xv进行传输。虚级联由于每个VC-4的传输路径可能不同，导致各个VC-4之间可能出现传输时延差。为了在网络宿点处接收时能够正确恢复净荷数据，通常采用外挂存储芯片(比如，SSRAM)对数据进行缓存，使各虚级联的通道进行重新对齐，消除帧之间的延时。本发明即是对此类芯片的虚级联延时对齐特性提供一种测试系统及测试方法。
在本发明中，利用存储机制引入虚级联各通道之间的延时。参照图4，图4是本发明方法测试芯片的虚级联延时对齐特性的实现原理图。虚级联设计在数据接收侧利用外挂存储芯片进行延时对齐，在本发明中，利用这种存储芯片(通常为SSRAM)在数据发送侧造成虚级联的各个通道在向交叉板发送时就有一定的延时，这种延时可以根据芯片的规格达到ms级。例如，华为的PL533芯片可以支持48帧(48帧×125us/帧＝6ms)的延时。这样，就可以方便地对不同延时规格芯片的延时对齐特性进行准确的测试。下面参照图5和图6对此做详细说明参照图5，图5是本发明方法中在发送方向利用存储延时装置引入不同通道之间延时的原理图。图中，虚级联发送装置是待验证设计的被测设备发送方向的原有装置，CPU接口逻辑和读写地址控制器是为了引入延时而新增加的模块，在本发明系统中集成为存储控制装置。接收方向的虚级联接收装置与待验证设计的被测设备接收方向的原有装置相同。存储器可以采用与被测设备接收方向的外挂存储器件相同规格的SSRAM。虚级联发送装置按照G.707协议中虚级联的规定将数据映射进一个虚级联组，一个虚级联组通常包含若干个SDH通道，如可以将一路GE(千兆以太业务)映射进8个STM-1通道，这8个STM-1组成了一个虚级联组。
本技术领域人员知道，同步数字体系SDH采用的信息结构等级称为同步传送模块STM-N(N＝1，4，16，64)，最基本的模块为STM-1。在一个STM-1帧结构中，包含了9行，每一行的长度为270字节，整个帧结构由段开销区、净负荷区和管理单元指针区三部分组成，如图7所示。其中段开销区主要用于网络的运行、管理、维护及指配，以保证信息能够正常灵活地传送，它又分为再生段开销(RSOH)和复用段开销(MSOH)；管理单元指针(AU PTR)用来指示净负荷区域内的信息首字节在STM-1帧内的准确位置，以便接收时能正确分离净负荷。净负荷区域用来存放用于信息业务的比特和少量的用于通道维护管理的通道开销(POH)字节，POH中各字节的安排如图8所示。其功能如下J1用于跟踪通道连接状态，在J1中重复发送高阶通道接入点识别符，以使接收终端能根据J1确认与发送终端处于连接状态。
B3通道误码监测。
C2信号指示标记，标明VC中映射的是ATM信元、FDDI、MAN还是某种PDH信号。
G1通道状态字节。
H4TU位置指示字节，指示当前TU帧在TU复帧中的位置。
Z3～Z5分别为复接段和通道段备用字节。
SDH的帧传输时按由左到右，由上到下的顺序排成串型码流依次传输，STM-1的每帧传输时间为125us，每秒传输8000帧(1/(125×10-6))。
虚级联发送装置处理后的各个通道之间的H4字节的MFI(复帧指示)值相同的帧处在时间轴的相同位置，在存入SSRAM时各路是对齐的。将SSRAM的存储空间均分给每个通道，每个通道占有相同大小的一个存储区间，设芯片一个虚级联最大可以为n个通道，则将SSRAM存储区均分为n份，每份存储一个通道的数据；设芯片支持m帧的延时对齐，再将每个存储区间再分为m小块，每小块的大小保证能存储设计中要求的通道完整的一帧数据，如设计中的通道是指STM-1，则每小块的存储区必需能存一个STM-1帧的数据，即270×9个字节。
如图6所示，每个通道经过虚级联处理后已经定帧的数据分别存在每个通道对应的存储区。将每路通道的数据(图中为STM-1)在SSRAM中的地址称为绝对地址，每路的起始地址称为基地址，绝对地址与基地址的差值称为相对地址。由于虚级联的各个通道的帧序列之间MFI相同的帧(属于不同的STM-1)在虚级联发送装置中是同一时刻生成，因此它们在每个通道的存储区域内的相对地址也是相同的，只是基地址不同。在CPU接口逻辑定义n个寄存器，寄存器定义为各路上电复位后的SSRAM读地址值。通过CPU接口逻辑将每个通道上电复位后的读起始地址设置为不同值，由于读起始地址不同，SSRAM控制器产生的各个通道的读地址也不相同，从而从SSRAM读出的各个通道数据是SSRAM入口在不同时刻写入的值，这样读出的各个通道H4字节的MFI指示就不同，MFI指示表明了各个帧之间的延时关系，MFI也可以看成是一个帧计数器，某一帧的MFI值总是上一帧的值加1。对于SDH这样的同步系统，每帧所占的时隙都是相同的。MFI标识帧序列的先后顺序，实际上也就是标识了时间的先后顺序。因此，接收端可以通过MFI之间值的差别判断从不同路径传来的帧之间时延差的大小。这样在SSRAM出口各个通道的数据没有对齐，等效于各个通道之间存在了一定的延时关系，只不过这个延时是靠SSRAM存储来实现的，而不是通常网络上各个通道经过不同路由导致的，但从接收方向来看，两者是完全等效的。接收端计算出时延之后就可以将有着不同时延的帧再次同步。
一个本发明的完整的测试系统如图9所示，其中，被测设备A中包含了虚级联发送装置，被测设备B中包含了虚级联接收装置，当然也可以使用被测设备同一块虚级联处理装置单板中的发送装置完成待测试数据的虚级联处理，形成虚级联组，发送所述虚级联组各通道数据，使用接收装置完成虚级联组各通道数据的接收，并通过接收装置中的外挂芯片将接收的述虚级联组各通道进行重新对齐，消除帧间延时，恢复净荷数据。通过前面所述的方法，由网络测试仪1产生的待测试数据经过被测设备A进行虚级联处理后，然后由存储延时装置引入虚级联的各通道之间的延时，而且通过存储延时装置中的读/写地址控制器控制读取各通道帧数据的初始地址实现对引入延时的精确控制。引入延时的各通道发送到交叉装置，通过交叉装置进行相同路由的交叉，即完成从被测设备A到被测设备B的数据转发。这样，交叉装置不会引入各通道帧间的延时，在被测设备B处即可通过网络测试仪2验证虚级联延时对齐特性是否正确。当然，也可以使用网络测试仪1对被测设备B处的测试数据进行测试。
为了使本技术领域人员更直观地了解本发明，现举例如下以虚级联共有8个VC-4通道为例，将发送方向的STM-1的帧(已含有虚级联信息)存入SSRAM。每个STM-1分地址存储，在每个STM-1内，不同时刻的帧(H4字节MFI值不同)按MFI值存在不同地址。例如如果芯片规格是支持6ms(48帧)的延时，SSRAM地址空间为256K(0x00000～0x3FFFF)，每个STM-1对应的地址空间为32K，对于每个STM-1可以保存53.9帧，选择48帧即可(对应补偿延时为6ms)。SSRAM的数据线宽度为32位，一个地址空间可以存储4个字节，因此存储一帧STM-1(270*9个字节)需要608(0x260)个地址空间。分配640(0x280)个地址空间给一个STM-1帧，那么48个STM-1帧总共需要30720个地址空间(小于32K)。
所以SSRAM的地址分配如下0x00000～0x07FFF第一路STM-1存储对应的地址空间。
其中每帧占据的空间为0x280，所以第n(n＜＝47)帧占据的地址空间为(0x280*n，0x280*(n+1)-1)，其中只有(0x280*n，0x280*n+0x260)为有效存贮地址。例如，前五帧VC4的地址空间为0x00000～0x00260，0x00280～0x004e0，0x00500～0x00760，0x00780～0x009e0，0x00A00～0x00C60。
同理，第二至第八路STM-1存储对应的地址空间为0x08000～0x0FFFF，0x10000～0x17FFF，0x18000～0x1FFFF，0x20000～0x27FFF，0x28000～0x2FFFF，0x30000～0X37FFF，0x38000～0x3FFFF。
可以在电路中定义8个寄存器，对应为8路STM-1的上电复位后SSRAM的读初值地址值。例如，可以利用MPI接口(消息传递接口)控制每个STM-1的读起始地址，将8个寄存器设置为第一路STM-1上电复位后的读初始地址值0x00000；第二路STM-1上电复位后的读初始地址值0x08000+0x00280；第三路STM-1上电复位后的读初始地址值0x10000+0x00500；第四路STM-1上电复位后的读初始地址值0x18000+0x00780；第五路STM-1上电复位后的读初始地址值0x20000+0x00a00；第六路STM-1上电复位后的读初始地址值0x28000+0x00c80；第七路STM-1上电复位后的读初始地址值0x30000+0x00e00；第八路STM-1上电复位后的读初始地址值0x38000+0x01080；上电复位，芯片开始工作后，每路STM-1的读地址就在上述的初始值上顺次增加。这样，从SSRAM读出的8路STM-1的帧序列之间的H4字节的MFI不同，在交叉装置上进行相同路由的交叉后，被测设备B接收数据。在被测设备B接收数据时，由于同时接收到的第一路和第八路STM-1的MFI值相差为8，就认为8个通道之间的最大延时有8帧(即125usx8)。这样就可以通过改变寄存器的设置值充分测试被测设备B接收方向虚级联处理装置中芯片的延时对齐特性了。
虽然通过实施例描绘了本发明，本领域普通技术人员知道，本发明有许多变形和变化而不脱离本发明的精神，希望所附的权利要求包括这些变形和变化而不脱离本发明的精神。
权利要求
1.一种用于测试芯片的虚级联延时对齐特性的系统，其特征在于，所述系统包括至少一个网络测试仪，用于产生待测试数据，并对经过所述芯片恢复出的净荷数据进行测试，产生测试结果；至少一个虚级联处理装置，用于处理所述待测试数据以形成虚级联组，并完成所述虚级联组各通道数据的发送和接收；存储延时装置，用于引入所述虚级联组中不同通道之间的延时；交叉装置，用于完成所述虚级联组的各通道数据的转发。
2.如权利要求1所述的芯片虚级联延时对齐特性的测试系统，其特征在于，所述虚级联处理装置包括虚级联发送装置，用于处理所述待测试数据以形成虚级联组，发送所述虚级联组各通道数据；虚级联接收装置，将接收的所述虚级联组的各通道进行重新对齐，消除帧间延时，恢复净荷数据。
3.如权利要求1所述的芯片虚级联延时对齐特性的测试装置，其特征在于，所述存储延时装置包括存储器，用于存储所述虚级联组的各通道数据；存储控制装置，用于控制所述虚级联组的各通道数据写入和读出所述存储器的地址。
4.一种利用权利要求1所述系统实现的测试方法，其特征在于，所述方法包括步骤a、待测试数据进行虚级联发送时利用存储延时装置引入所述虚级联不同通道之间的预定的延时，以获得存在预定的延时关系的各通道数据；b、对所述存在预定的延时关系的各通道数据进行交叉接收，以验证所述芯片的虚级联延时对齐特性。
5.如权利要求4所述的芯片虚级联延时对齐特性的测试方法，其特征在于，所述步骤a具体包括将所述待测试数据进行处理，形成虚级联组；利用存储延时装置引入所述虚级联组中不同通道之间的预定的延时。
6.如权利要求5所述的芯片虚级联延时对齐特性的测试方法，其特征在于，所述利用存储延时装置引入所述虚级联组中不同通道之间的预定的延时的步骤具体为利用进行延时对齐功能的存储模块引入所述虚级联组中不同通道之间的预定的延时。
7.如权利要求6所述的芯片虚级联延时对齐特性的测试方法，其特征在于，所述利用进行延时对齐功能的存储模块引入所述虚级联组中不同通道之间的预定的延时的步骤具体包括设定所述存储模块中对应于所述虚级联组的每个通道的存储地址；将所述虚级联组各通道的数据分别存入所述存储模块中对应的存储区；控制从所述存储模块中读出各通道数据的时间，以使所述通道之间产生预定的延时。
8.如权利要求7所述的芯片虚级联延时对齐特性的测试方法，其特征在于，所述设定所述存储模块中对应于所述虚级联组的每个通道的存储地址的步骤具体包括将所述存储模块均分为与所述虚级联组最大容许通道相同个数的存储空间，使每个存储空间能存储一个通道的数据；将所述每个存储空间再划分为多个存储区，使每个存储区能存储所述通道的完整一帧的数据。
9.如权利要求7所述的芯片虚级联延时对齐特性的测试方法，其特征在于，所述控制从所述存储模块中读出各通道数据的时间，以使所述通道之间产生预定的延时的步骤具体包括设定从所述存储模块中读出各通道数据的起始地址为不同值，以使读出的各通道的MFI(复帧指示)指示不同；通过所述MFI指示获得所述各通道的预定的延时时间。
10.如权利要求9所述的芯片虚级联延时对齐特性的测试方法，其特征在于，所述进行延时对齐功能的存储模块包括SSRAM(同步静态存储器)。
全文摘要
本发明公开了一种用于测试芯片的虚级联延时对齐特性的系统，该系统包括至少一个网络测试仪、至少一个虚级联处理装置、存储延时装置及交叉装置。在进行芯片的虚级联延时对齐特性的测试时，利用存储延时装置引入虚级联组中不同通道之间的延时。利用本发明，可以在进行ASIC(专用集成电路)芯片的FPGA(现场可编程门阵列)验证或FPGA芯片设计时，精确测试芯片的延时对齐特性。而且，测试时SDH(同步数字系列)各帧之间的延时可控，易于调试和定位。
文档编号H04L12/26GK1619327SQ20031011672
公开日2005年5月25日 申请日期2003年11月18日 优先权日2003年11月18日
发明者李小波 申请人:华为技术有限公司