专利名称：实现带收敛的低阶交叉的方法
技术领域：
本发明涉及通信技术领域，具体涉及一种实现带收敛的低阶交叉的方法。
背景技术：
目前，随着光纤技术的发展，光纤通信以其廉价、优良的宽带特性使之成为电信网的主要传输手段，其应用范围覆盖了从长途通信、市话局间中继通信到接入网的多种领域。
光同步数字传送网(SDH/SONET)是新一代的传送网体制，它是由一些SDH/SONET网元(NE)组成的、在光纤上进行同步信息传输、复用和交叉连接的网络。它的基本网元有终端复用器(TM)、分插复用器(ADM)和同步数字交叉连接设备(SDXC)等。随着社会进入信息时代，人们对信息交流的要求急剧增加，使得传输网络中数据传输的流量也成指数式倍增。作为SDH/SONET网络中最重要的网元，交叉连接设备的交叉容量也急剧增加。交叉连接设备中最重要的芯片是交叉芯片，其交叉容量的大小直接决定了交叉连接设备的交叉容量。因此，交叉芯片在SDH/SONET网络中占据着非常重要的地位。
交叉芯片一般有两种实现方案，一种是空分交叉，一种是时分交叉。现有的低阶交叉芯片一般采用时分全交叉的方案，即可以实现任意一路输入数据的任意一个时隙，都可以交叉到任意一路输出数据的任意一个时隙上。一般采用顺序写入，控制读出的模式，其实现原理如图1所示图中数据存储器为存放交叉数据用的存储器，CM为存放读数据存储器的地址的存储器(CM中的数据由CPU配置)。首先，将经过帧对齐和速率调整后的帧数据信号STM-N/STS-N(Synchronous Transport Module N/Synchronous TransportSignal-level N)顺序写入交叉的数据存储区数据存储器中，然后顺序读取交叉的控制读出存储区CM的数据，并以该数据作为地址，从数据存储区数据存储器中读取数据，顺序组成新的STM-N/STS-N信号送出。通过对数据存储器的顺序写入，控制读出实现无阻塞的低阶全交叉。
这种传统的交叉方法，对于MESH方式实现的带收敛的低阶交叉(从多路输入数据中任意选出一部分做低阶交叉输出的应用)，该实现方式要把所有的输入数据全部存入数据存储器中，浪费了大量的RAM(随机存取存储器)存储空间，特别是输入容量很大而输出容量较小时，芯片的面积会急剧增加，成本大幅度上升。例如，以80G收敛到20G低阶交叉为例，设输入和输出均为2.5G的总线，则80G的输入共有32路，每一路为一个STM-16帧结构，包含16个VC4，每一个VC4又包含63个VC12。该交叉的最小颗粒为VC12。数据存储器顺序写满后开始在控制读出存储器的作用下，读出所要交叉的数据，重新排列后，输出8路STM-16。控制读出存储器的结构为1024行×8列，所以一行CM中有8个数据存储器的地址，而一片数据存储器在一个时钟周期内只能读取一个地址，所以需要8片相同的数据存储器，才能在一拍内输出8路STM-16的数据。数据存储器中每个单元的位宽为8比特，控制读出存储器中存储的是数据存储器的地址，而数据存储器的地址总数为1024*32，所以控制读出存储器中每个单元的位宽为15比特，其中高5比特代表数据存储器的列数，低10比特代表数据存储器的行数。由以上分析可以得出该交叉方案所需要的RAM总数为8片数据存储器和1片CM，总容量为8*1024*32*8+1*1024*8*15＝2168K比特。
发明内容
本发明的目的在于提供一种实现带收敛的低阶交叉的方法，以克服现有交叉方法中浪费大量RAM存储空间的缺点，通过控制写入控制读出的方式实现MESH方式带收敛的低阶交叉，节省RAM的存储空间，降低芯片的成本。
本发明的目的是通过以下技术方案实现的一种实现带收敛的低阶交叉的方法，其特征在于，包括A、设置控制写入存储器、控制读出存储器及多个数据存储器；B、配置所述控制写入存储器和所述控制读出存储器；C、按照所述控制写入存储器的配置将需要进行低阶交叉的数据写入所述数据存储器；D、按照所述控制读出存储器的配置读取所述数据存储器中的数据，完成时隙的交叉。
所述步骤A包括按照收敛后的数据流的路数设置所述数据存储器的个数。
所述步骤B包括B1、根据输入数据中需要进行低阶交叉的时隙配置所述控制写入存储器；B2、根据交叉时隙关系配置所述控制读出存储器。
所述步骤A还包括A11、设置所述控制写入存储器的宽度为收敛前的数据流的路数，深度为收敛前的每路数据流的时隙数；A12、设置所述数据存储器的空间为收敛后的数据容量；A13、设置所述控制读出存储器的宽度为收敛后的数据流的路数，深度为收敛后的每路数据流的时隙数。
所述步骤B1包括B11、设置所述控制写入存储器的每个字节宽度包括1位写使能控制标志位和所述数据存储器的最大有效地址的位数；B12、将写使能控制标志写入所述控制写入存储器的需要交叉的数据单元字节的最高位；B13、将需要交叉的数据存入所述数据存储器中的地址写入所述控制写入存储器的需要交叉的数据单元字节的其他低位。
所述步骤B2包括将需要交叉的数据读出所述数据存储器中的地址写入所述控制读出存储器对应的地址单元。
所述步骤A还包括A14、设置所述控制写入存储器的宽度为收敛前的数据流的路数，深度为收敛前的每路数据流的时隙数；A15、设置所述数据存储器的最大空间为收敛后的数据容量与收敛前的数据流的路数乘以收敛前的数据流的路数个时隙数的数据容量之和；A16、设置所述控制读出存储器的宽度为收敛后的数据流的路数，深度为收敛后的每路数据流的时隙数。
所述步骤B1还包括B14、设置所述控制写入存储器的每个字节宽度为1比特；B15、按传统顺序写入控制读出方法配置所述控制读出存储器；B16、将需要写到所述控制读出存储器的配置值作为地址，设置所述控制写入存储器对应于该地址的存储单元为1比特的写使能控制标志。
所述步骤C包括C21、为每一路输入数据设置一个预定长度的缓存器；C22、一次读取所述控制写入存储器的一行作为数据的选择控制，将具有写使能控制标志的字节对应的输入数据顺序存入对应该路的缓存器中；C23、所述缓存器满时，将所述缓存器中的字节一起存入所述数据存储器对应的地址中。
所述步骤B2还包括B21、根据所述数据存储器的存储结构获取需要交叉的数据地址与所述控制读出存储器地址的对应关系；B22、根据所述对应关系重新配置所述控制读出存储器中的配置值。
由以上本发明提供的技术方案可以看出，本发明在将输入数据写入数据存储器时，通过控制写入存储器只将输入数据中需要进行低阶交叉的部分写入数据存储器中，然后再利用控制读出存储器将数据存储器中的数据按一定顺序读出，实现MESH方式带收敛的低阶交叉。由于只将输入数据中需要进行低阶交叉的部分写入数据存储器中，因此大大减少了数据存储器的用量，节省了RAM的存储空间，从而减少了RAM芯片的面积，降低了芯片的成本。
图1是现有技术中时分交叉原理框图；图2是本发明实现带收敛的低阶交叉的方法原理框图；图3是本发明实现带收敛的低阶交叉的方法的流程图；图4是本发明的一个应用实例中控制写入控制读出的过程示意图；图5是本发明的另一个应用实例中控制写入的过程示意图；图6是图5所示实施例中数据存储器的结构示意图。
具体实施例方式
本发明的核心在于将传统时分交叉中采用的顺序写入控制读出模式改为控制写入与控制读出，通过控制写入存储器的控制，只将输入数据中需要进行低阶交叉的部分写入数据存储器中，然后再利用控制读出存储器将数据存储器中的数据按一定顺序读出，实现MESH方式带收敛的低阶交叉。
为了使本技术领域的人员更好地理解本发明方案，下面结合附图和实施方式对本发明作进一步的详细说明。
参照图2，图2是本发明实现带收敛的低阶交叉的方法原理框图
以80G收敛到20G低阶交叉为例图中输入为32路2.5G总线，总容量共80G；输出为8路2.5G总线，容量为20G。其中控制写入的CM的作用是从输入的32路2.5G数据中选出需要交叉的各个时隙的数据，总共为20G，顺序写入到DM中，然后通过控制读出的CM，从DM中将要交叉的数据按CPU配置的顺序读出到8路2.5G数据的各个时隙中去，完成带收敛的低阶交叉功能。由于要同时输出8路数据，而一片RAM在一拍时间内只能读出一个数据，所以DM应该有8片。又因为DM的RAM宽度为32个字节，所以一拍时间从DM中读出的数据为32个，需要通过一个MUX(复用器)选出需要交叉的一个，也就是如图所示的MUX前有8组总线输入，每组总线由32×8bit构成，经过MUX后输出为8组总线，每组总线由8bit构成。
本发明方法的实现流程如图3所示，包括以下步骤步骤301设置控制写入存储器、控制读出存储器及多个数据存储器，数据存储器的个数为收敛后的数据流的路数。在此过程中，需要根据数据流收敛程度选择合适的数据存储器，使数据存储器的空间稍大于或等于收敛后的数据容量。为了方便对写入数据的控制，可以设定控制写入存储器的宽度为收敛前的数据流的路数，深度为收敛前的每路数据流的时隙数；设定控制读出存储器的宽度为收敛后的数据流的路数，深度为收敛后的每路数据流的时隙数。
步骤302配置控制写入存储器和控制读出存储器。包括两方面的内容(1)根据输入数据中需要进行低阶交叉的时隙配置控制写入存储器。当然，依照数据存储器中存储需要交叉数据的结构不同，对控制写入存储器的配置也会不同，只要将控制写入存储器中需要交叉的时隙位置按照一定的顺序对应到数据存储器相应的地址，即完成了对控制写入存储器配置的目的。
(2)根据交叉时隙关系配置控制读出存储器，也就是说要将需要交叉的数据读出数据存储器中的地址写入控制读出存储器对应的地址单元中。同样，依照数据存储器中存储需要交叉数据的结构不同，对控制读出存储器的配置也会有所不同，只要将数据存储器中需要交叉的时隙地址按照一定的顺序对应到控制写入存储器中，即完成了对控制读出存储器配置的目的。
步骤303按照控制写入存储器的配置将需要进行低阶交叉的数据写入数据存储器。
步骤304按照控制读出存储器的配置读取数据存储器中的数据，完成时隙的交叉。
下面仍以80G收敛到20G低阶交叉为例，详细说明本发明中对控制写入存储器及控制读出存储器的不同配置方式及实现带收敛的低阶交叉的过程。
参照图4所示的实施例1控制写入存储器和控制读出存储器都可以由CPU配置。在该实施例中，需要设置的控制写入存储器、数据存储器和控制读出存储器分别如下由于每一路的输入为STM-16，包含16个STM-1时隙，而每一个STM-1又包含63个TU12时隙，所以控制写入存储器的深度为16*64＝1024；共有32路输入，所以控制写入存储器的宽度为32，因此控制写入存储器的结构为1024*32，其中每一行代表32路输入数据的一个时隙，总共有32个时隙。
由于交叉输出8路STM-16，共有1024*8＝8192＝213比特，所以控制写入存储器中每个单元字节需配置的写数据存储器的地址宽度为13比特，再加上1比特的写使能控制位，控制写入存储器中每个单元字节的位宽为14比特，其中最高比特为写使能控制位，该位若为“1”则代表该字节对应的输入数据为要交叉的数据，应该存入数据存储器中；低13比特为地址，代表将待交叉的数据写入到数据存储器的地址。
数据存储器的结构为256*32，由于输出数据为8路STM-16，为了在同一时刻输出8路STM-16的同一个时隙，需要8片数据存储器。由于该地址由软件配置产生，因此软件知道每一路数据的每一个时隙存储在数据存储器的哪个位置，再通过配置控制读出存储器，将数据存储器中数据控制读出，从而实现了低阶无阻塞交叉。
由于交叉输出8路STM-16，所以控制读出存储器的结构为1024*8，又由于控制读出存储器中存储的是数据存储器的地址，所以其每个单元的位宽为13比特。
根据上述对控制写入存储器、控制读出存储器、数据存储器的设置，并通过CPU按上述配置方式将写数据存储器的地址配置到控制写入存储器中，同时按照交叉关系将读数据存储器的地址配置到控制读出存储器中。然后，按照控制写入存储器中的配置将待交叉的数据写入数据存储器，按照控制读出存储器中的配置将数据读出，完成不同时隙的交叉。
具体读写过程如图4所示设图4中输入数据的第0路的第0个时隙(0，0)要交叉到第1路的第1个时隙(1，1)，第1路的第0个时隙(1，0)要交叉到第0路的第1个时隙(0，1)，第1路的第2个时隙(1，2)要交叉到第0路的第0个时隙(0，0)，第31路的第1个时隙(31，1)要交叉到第1路的第0个时隙(1，0)。则控制写入存储器的第0行第0列，第0行第1列，第1行第31列，第2行第1列等单元的最高比特为“1”，低13比特所代表的写数据存储器地址分别为(0，0)，(0，1)(0，2)，(0，3)；其他单元最高比特为“0”。而控制读出存储器的第0行第0列，第0行第1列，第1行第0列，第1行第1列等单元的读数据存储器地址分别为(0，3)，(0，2)，(0，1)，(0，0)。交叉后的输出数据如图4中所示。
利用上述方式实现带收敛的低阶交叉时，所需的总RAM数为8片数据存储器，1片控制写入存储器，1片控制读出存储器。总容量为8*256*32*8+1*1024*32*14+1*1024*8*13＝1064K比特。该方案比传统的解决方案减少了1104K比特。数据存储器的大小仅为传统交叉方案的四分之一，从而大大减少了数据存储器的用量。
由于在上述方式中增加的控制写入存储器的每一个单元的位宽为14比特，因此该控制写入存储器的容量还是比较大，使总的RAM用量减少不是太明显。另外CPU既要配置控制写入存储器，又要配置控制读出存储器，增加了CPU的工作量。
为了进一步减少RAM的用量，且使CPU配置尽可能简单，可采用图5所示的实施例2，仍以80G收敛到20G低阶交叉为例在该实施例中，需要设置的控制写入存储器、数据存储器和控制读出存储器分别如下首先按传统顺序写入控制读出方式设置控制读出存储器，由于按传统方式顺序写入时所需数据存储器的容量为1024*23＝32768＝215，又由于输出为8路2.5G总线，容量为1024*8，因此按传统方式需要设置的控制读出存储器结构为1024*8，由于控制读出存储器中存储的是数据存储器的地址，因此其每个单元字节的位宽为15比特。
控制写入存储器的结构仍然为1024*32，其中32列对应32路输入数据，每一行对应32路输入数据的一个时隙，总共有32个时隙。但该控制写入存储器中每个单元字节的位宽为1比特。
将所述控制写入存储器的所有地址单元的初始化为“0”，当CPU按照上述传统方式配置控制读出存储器时，将需要写入控制读出存储器的配置值(也就是数据存储器中需要进行交叉的时隙的地址)作为控制写入存储器的地址其中高5位代表列数(也就是数据流的路数)，低10位代表行数(也就是每路的时隙数)，将控制写入存储器对应该地址的单元写为“1”，表示该地址对应的数据需要写入数据存储器中。例如，若CPU配置控制读出存储器某个地址单元的15比特值为“00010 0000000001”，则表示输入数据的第2路的第1个时隙需要交叉，要写入数据存储器，此时将控制写入存储器对应于该地址的单元(第2行，第3列)改为“1”，如图5中控制写入存储器中带底纹的单元字节。
由于交叉为80G到20G的收敛交叉，所以按上述配置方式完成对控制读出存储器及控制写入存储器的配置后，最终控制写入存储器中只有四分之一的地址单元被填为“1”，即“1”的个数为256*32。这时，统计控制写入存储器中每一列中“1”的个数n0，n2，......n31，根据每一列中“1”的个数将数据存储器分成32份，每一份代表一路输入数据，分别为0路，1路，......31路。第一份的行数为n0/32+1，第二份的行数为n1/32+1，依此类推。其中，加1的目的是为了防止每一列中“1”的个数小于32或不是32的整数倍时为存储数据提供足够的空间。由于每一列中“1”的个数可能不是32的整数倍，所以每路数据存储器中的最后一行可能会填不满，因此需要设置的数据存储器的总行数最多为256+32＝288行，列数为32列，其中每一个地址单元的位宽为8比特，其结构如图6所示。
按上述结构设置好数据存储器后，需要按照控制写入存储器的配置将待交叉的数据写入数据存储器中，参照图5，具体写入过程如下首先，为每一路输入数据提供一个32字节的缓存器，作为该路数据中需要进行交叉的数据的暂存空间。其中每一路STM-16的缓存器对应数据存储器中的一路。
然后，在每一个时钟的上升沿，读取写入存储器的一行，共有32比特，分别作为32路数据的选择控制，当该比特为“1”时，就将该路的当前字节顺序存入该路的缓存器中，为“0”时则不存。当缓存器存满32个字节时将该32个字节一起存入数据存储器中相对应的各路中，同时将缓存器清空。
前面提到，在开始配置控制读出存储器时是按照传统顺序写入控制读出方式配置的，其结构为1024*8，每个单元字节的位宽为15比特。这样配置的目的是为了减少控制写入存储器的容量，根据传统方式对控制读出存储器的配置而配置控制写入存储器。另外，由于对数据存储器的存储结构做了上述改变，因此控制读出存储器中配置的读地址也要作相应的转化才能应用。
传统的顺序写入控制读出实现方案中，数据存储器的结构为32列1024行，其中每一列存储相应一路输入STM-16的63*16个时隙。控制读出存储器的结构是8列1024行，其中每一个单元所存储的是数据存储器的地址，高5比特代表列数(也就是输入32路STM-16的路数)，低10比特代表行数(也就是每一路STM-16的时隙数)。
在该控制写入控制读出实现带收敛的低阶交叉的实施例中，数据存储器的结构如图6所示，为32列288行，其中288行又分成32路，而每一路对应输入32路STM-16中的一路。控制读出存储器与传统顺序写入控制读出方案中的控制读出存储器结构相同，每个单元中的字节宽度为15比特，其中高5比特为输入32路STM-16的路数，低10比特为每一路STM-16的时隙数。但因数据存储器结构的变化，使得控制读出存储器各单元中配置的读取数据存储器的地址要作相应的变化，具体如下设输入32路STM-16的路数为column，每一路STM-16的时隙数为row。假设控制写入存储器中第column列中第row行之前所包含的“1”的个数为m，也就是第column路STM-16中第0至第row-1时隙中需要进行交叉的总时隙数为m，则控制读出存储器单元存储地址为(column，row)时对应数据存储器中的第column路，该路中的行数和列数分别为m/32的商和余数，而对应数据存储器的总行数为第0路数据存储器的行数+第1路数据存储器的行数+......+第column-1路数据存储器的行数+m/32的商，列数为m/32的余数。
根据上述对应关系，计算出控制读出存储器各单元对应的读取数据存储器的地址，然后根据该地址改写控制读出存储器中的原配置，使控制读出存储器的配置与数据存储器的结构相适应。按照改写后的控制读出存储器的配置读取数据存储器中的待交叉数据即可完成带收敛的低阶交叉。
如图5所示，设第1路STM-16中的第0，第2，第4个时隙分别要交叉到第0路STM-16的第0，1，2时隙，则由CPU按传统方式配置的控制读出存储器的第0列的第0，1，2个单元的字节应分别为00010 0000000000，00010 0000000010，00010 0000000100，高5比特为“1”，低10比特分别为0，1，2。由图中可以看出，控制读出存储器的第0列的第0，1，2个单元所对应的m分别是0，1，2，而column＝1，所以其所对应的数据存储器的路数为1，该路内的行数为m/32的商，为0，列数为m/32的余数，分别为0，1，2。因此，对应的数据存储器中的总行数为第0路的总行数+1，列数分别为0，1，2，参照图6所示带底纹的单元，所以控制读出存储器的第0列的第0，1，2个单元最终转换为高5比特分别等于0，1，2，低10比特都等于第0路的总行数+1。
该实施例中所需的总RAM数为8片数据存储器，1片控制写入存储器，1片控制读出存储器。总容量为8*288*32*8+1*1024*32*1+1*1024*8*15＝728K比特。该方案比第一种控制写入控制读出的实施例又减少了336K比特。
以上所述的交叉都同时支持SONET和SDH协议。
上述两个实施例中分别通过不同的写入控制方式实现了带收敛的低阶交叉，应该知道，控制写入存储器的配置并不局限于实施例中的方式，只要是通过控制写入控制读出实现不同时隙数据的交叉即符合本发明的精神。
虽然通过实施例描绘了本发明，本领域普通技术人员知道，本发明有许多变形和变化而不脱离本发明的精神，希望所附的权利要求包括这些变形和变化而不脱离本发明的精神。
权利要求
1.一种实现带收敛的低阶交叉的方法，其特征在于，包括A、设置控制写入存储器、控制读出存储器及多个数据存储器；B、配置所述控制写入存储器和所述控制读出存储器；C、按照所述控制写入存储器的配置将需要进行低阶交叉的数据写入所述数据存储器；D、按照所述控制读出存储器的配置读取所述数据存储器中的数据，完成时隙的交叉。
2.如权利要求1所述的实现大容量低阶交叉的方法，其特征在于，所述步骤A包括按照收敛后的数据流的路数设置所述数据存储器的个数。
3.如权利要求2所述的实现大容量低阶交叉的方法，其特征在于，所述步骤B包括B1、根据输入数据中需要进行低阶交叉的时隙配置所述控制写入存储器；B2、根据交叉时隙关系配置所述控制读出存储器。
4.如权利要求3所述的实现大容量低阶交叉的方法，其特征在于，所述步骤A还包括A11、设置所述控制写入存储器的宽度为收敛前的数据流的路数，深度为收敛前的每路数据流的时隙数；A12、设置所述数据存储器的空间为收敛后的数据容量；A13、设置所述控制读出存储器的宽度为收敛后的数据流的路数，深度为收敛后的每路数据流的时隙数。
5.如权利要求4所述的实现大容量低阶交叉的方法，其特征在于，所述步骤B1包括B11、设置所述控制写入存储器的每个字节宽度包括1位写使能控制标志位和所述数据存储器的最大有效地址的位数；B12、将写使能控制标志写入所述控制写入存储器的需要交叉的数据单元字节的最高位；B13、将需要交叉的数据存入所述数据存储器中的地址写入所述控制写入存储器的需要交叉的数据单元字节的其他低位。
6.如权利要求4或5所述的实现大容量低阶交叉的方法，其特征在于，所述步骤B2包括将需要交叉的数据读出所述数据存储器中的地址写入所述控制读出存储器对应的地址单元。
7.如权利要求3所述的实现大容量低阶交叉的方法，其特征在于，所述步骤A还包括A14、设置所述控制写入存储器的宽度为收敛前的数据流的路数，深度为收敛前的每路数据流的时隙数；A15、设置所述数据存储器的最大空间为收敛后的数据容量与收敛前的数据流的路数乘以收敛前的数据流的路数个时隙数的数据容量之和；A16、设置所述控制读出存储器的宽度为收敛后的数据流的路数，深度为收敛后的每路数据流的时隙数。
8.如权利要求7所述的实现大容量低阶交叉的方法，其特征在于，所述步骤B1还包括B14、设置所述控制写入存储器的每个字节宽度为1比特；B15、按传统顺序写入控制读出方法配置所述控制读出存储器；B16、将需要写到所述控制读出存储器的配置值作为地址，设置所述控制写入存储器对应于该地址的存储单元为1比特的写使能控制标志。
9.如权利要求8所述的实现大容量低阶交叉的方法，其特征在于，所述步骤C包括C21、为每一路输入数据设置一个预定长度的缓存器；C22、一次读取所述控制写入存储器的一行作为数据的选择控制，将具有写使能控制标志的字节对应的输入数据顺序存入对应该路的缓存器中；C23、所述缓存器满时，将所述缓存器中的字节一起存入所述数据存储器对应的地址中。
10.如权利要求9所述的实现大容量低阶交叉的方法，其特征在于，所述步骤B2还包括B21、根据所述数据存储器的存储结构获取需要交叉的数据地址与所述控制读出存储器地址的对应关系；B22、根据所述对应关系重新配置所述控制读出存储器中的配置值。
全文摘要
本发明公开了一种实现带收敛的低阶交叉的方法，包括设置控制写入存储器、控制读出存储器及多个数据存储器；配置控制写入存储器和控制读出存储器；按照控制写入存储器的配置将需要进行低阶交叉的数据写入数据存储器；按照控制读出存储器的配置读取数据存储器中的数据，完成时隙的交叉。利用本发明，可以节省RAM的存储空间，从而减少RAM芯片的面积，降低成本。
文档编号H04J3/24GK1691561SQ20041003745
公开日2005年11月2日 申请日期2004年4月29日 优先权日2004年4月29日
发明者苏文彪, 胥海洲, 陈小铁, 成民 申请人:华为技术有限公司