专利名称：8MHz频道数字电视系统的接收器的制作方法
本申请是2000年5月22日提交的申请号为00808028.3的专利申请的分案申请。
相关专利申请下列共同待审查专利申请揭示了在此请求保护的主题(1)发明名称为“具有卷积方式编码的数据和同步码元的数字电视格结构(Trellis)编码调制系统”的7113；(2)发明名称为“正值梳形滤波的数字电视信号的维特比(Viterbi)解码器”的7115；(3)发明名称为“使得多数据构像经历干扰的数字信号的方式识别”的28869/35632；(4)发明名称为“降低8MHz频道内同频道干扰的数字电视系统”的7102；以及发明名称为“8MHz频道数据帧”的7105。
本发明和现有技术背景本发明总体来说涉及数字发送接收系统，具体来说，涉及一种将数据帧结构及电路配置选定为便于诸如码元和字节间变换、交织和解交织、以及正向纠错这类运作的数字数据发送接收系统。该系统还便于利用与增强系统容量用传输环境的信号噪声比(S/N比)有关的数据速率。
本发明还涉及发送接收系统中对格结构编码调制(TCM)的利用，具体来说，涉及高清晰度电视(HDTV)应用中对TCM的利用。
美国专利U.S.Pat.No.5,087,975和U.S.Pat.No.5,600,677揭示了一种在一标准6MHz电视频道上按连续M级码元形式发送电视信号的残余边带(VSB)系统。该电视信号例如可包括一个或两个压缩边带HDTV信号或者若干个经过压缩的低分辨率信号。表征码元的级数M可随环境变化，但码元速率最好固定，例如为10.76兆码元/秒。任何特定场合所用的码元级数大体是表征传输介质的S/N比的函数。举例来说，S/N比较低的场合，可利用较小的码元级数。据信，利用格结构编码(8VSBT)、4以及2来适应16、8、8码元级的能力可提供足够的灵活性来满足大多数系统的状况。将会理解，较低的M值可按降低的传输位速率为代价来提供改进的S/N比性能。举例来说，考虑10.76兆码元/秒的码元速率，2级VSB信号(每一码元1位)提供的是10.76兆位/秒的传输位速率，4级VSB信号(每一码元2位)提供的是21.52兆位/秒的传输位速率，依此类推，16级VSB信号提供的是大约43.04兆位/秒的传输位速率。
通常知道，有线电视设备的S/N比性能随信号(频道)频率的提高而降低。M级VSB发送系统的上述属性即随M减小而改进的S/N比，在本发明某一方面用于在CATV(有线电视)分发设备的较高频率频道内对S/N比降级进行补偿。也就是说，按照本发明这一方面，在一CATV系统中进行VSB发送，其中采用较大的M值来发送较低频率频道。虽然较高频率频道的位速率由此减小，但再生其S/N比可与较低频率频道相比拟的接收信号。
通常还知道，空中数字信号广播的S/N比性能可由TCM(格结构编码调制)改进。美国专利U.S.Pat.No.5,600,677和U.S.Pat.No.5,583,889说明了一种8级TCM编码的VSB信号。接收器中的维特比(Viterbi)解码器在与一(U.S.Pat.No.5,087,975中揭示的)梳形滤波器密切协作当中使用。该梳形滤波器抑制了现行NTSC信号所造成的同频道干扰。
而且，按照本发明其他方面，系统效率，尤其是与诸如数据交织和解交织、码元和字节间变换、正向纠错以及维特比解码这类运作有关的系统效率，可通过在所发送信号的可变M级VSB符和TCM码参数约束条件内选择便于上述运作的数据帧结构来得到较大加强。美国专利U.S.Pat.No.5,677,911揭示了一种6MHz频道的数据帧结构。
上面说明的本申请和其他共同待审查申请使先前揭示的VSB系统适应能够在(如中国和欧洲所采用的)标准8MHz电视频道上发送，并具有抑制现行PAL(逐行倒相制)信号所造成的干扰这种能力。本系统中，码元速率最好是14.14兆码元/秒，以便全部位速率成正比地提高。
格结构编码调制是众所周知提高数字发送接收系统性能的技术。举例来说，可在给定功率级实现信号噪声(S/N)比性能的提高；作为替代，可减小实现给定S/N比性能所需的发送功率。实质上，TCM包括利用多状态卷积编码器将所输入的数据位序列的每k个输入数据位变换为k+n个输出位，因而称为比值k/(k+n)的卷积编码器。该卷积编码器的输出位接着映射为经过调制的数据发送载波的离散码元(具有数值2(k+n))。该码元例如可包括2(k+n)个相位值或幅度值。可通过按依赖状态的顺序方式对所输入的数据位进行编码，在可允许的发送顺序间实现提高的最小欧几里德空间距离，在接收机中采用最大似然性解码器(例如维特比解码器)时致使出错概率减小。
图1通常示出上面所述这种系统。输入数据流的每k个位由比值k/(k+n)的依赖状态顺序的卷积编码器10变换为(k+n)个输出位。每一组(k+n)个输出位接着由映射器12映射为一具有2(k+n)个级其中相应一个的码元。该码元由发送器14在一选定频道上发送。接收器包括一调谐器16用于将选定频道上接收的信号变换为一中频信号，再由一解调器18解调来提供一基带模拟信号。该模拟信号由模数变换器(A/D)20按合适方式取样来还原所发送的码元，接着送至一维特比解码器22来还原初始的k个数据位。
美国专利U.S.Pat.No.5,087,975还揭示了利用具有减法元件的接收器梳形滤波器和对12码元时钟间隙进行的前馈延迟来减小接收器内NTSC同频道干扰。为了便于该接收器梳形滤波器的运作，由具有12码元时钟间隙的反馈延迟的模滤波器对该源数据预先编码。(没有明显NTSC同频道干扰的情况下，该授予专利权的系统其接收器包括一互补模后置编码器，用于替代梳形滤波器来处理所接收信号以免可归于其的S/N比性能降级)1995年9月16日出版的ATSC数字电视标准和美国专利U.S.Pat.No.5,600,677和U.S.Pat.No.5,583,889中揭示了用TCM和上述梳形滤波器的系统。
采用TCM和梳形滤波器的系统当中，每一对输入数据位提供给预编码器和格结构编码器。每一对位其中一个位送至预编码器，而每一对位其中另一个位送至格结构编码器。预编码器和格结构编码器分别集成一个或多个12位延迟元件。这样，预编码器和格结构编码器可想象为具有下面(i)和(ii)的12个相同预编码器和格结构编码器(i)用于使2位的输入组顺序连接至12个相同预编码器和格结构编码器的输入转接器(即分接器)；以及(ii)用于使3位的输出组与一个码元映射器顺序连接的输出转接器(即复接器)。
12个预编码器和格结构编码器对成对的位进行交织，以便数据中第一字节的每一成对位由第一预编码器和格结构编码器处理，而数据中第二字节的每一成对位由第二预编码器和格结构编码器处理，…，数据中第十二字节的每一成对位由第十二预编码器和格结构编码器处理。同样处理每一后续组的12个字节。码元映射器将每一组3个输出位映射至一具有8级构像的8个信号级其中相应一个的码元。所生成的码元送至一复接器，将同步码元与数据码元相加来按帧形成数据及同步码元这种结构。
6MHz频道帧形成为一具有313分段的结构。帧第一分段(帧同步分段)包括(i)包含4个分段同步码元的分段同步部分和(ii)包含828个伪随机生成的字段同步码元的字段同步部分。其他312个分段(数据分段)每一个包括(i)包含4个分段同步码元的分段同步部分和(ii)包含828个数据码元的数据部分。
然后发送上述帧结构中各个码元，并由接收器接收。该接收器包括梳形滤波器和格结构解码器。所提供的该梳形滤波器用于滤除可能由附近台所广播的NTSC频道引起的干扰。所提供的该格结构解码器(例如维特比解码器)用于将所接收帧当中的各个码元解码为其相应的原始成对位。格结构解码器在格结构解码器将相同字节的码元一起处理方面与格结构编码器相似。这样，这些码元必须按正确的顺序输入格结构解码器。
上面提及的本申请和其他共同待审查申请涉及对上述6MHz VSB系统的修改，以便可在标准8MHz电视频道上运作并具有降低PAL同频道干扰的能力。本发明系统当中，码元速率最好固定在约14.14MHz(而非10.76MHz)。而且采用一9路(而非12路)的格结构编码方法，数据帧包含289个分段(而非313个分段)。现有技术揭示的VSB系统和本申请揭示的VSB系统，两者均利用下面部分I以及美国专利U.S.Pat.No.5,677,911中所说明的多方式。
本发明第一方面的接收器，其特征在于，用于对包含起动码元、分段同步码元、以及数据码元的数字VSB信号进行接收和解码，其中所述起动码元、分段同步码元、以及数据码元是经过一格结构编码器编码的多级码元，其中在所述格结构编码器中每一所述起动码元与所述分段同步码元当中的一相应分段同步码元相组合以生成一具有一预定值的输出分段同步码元，其中所述接收器包括一调谐器，调谐到一选定频道；以及一格结构解码器，对该调谐频道中接收的所述起动码元、所述分段同步码元、以及所述数据码元进行解码。
附图简要说明本发明的特征和优点将在阅读下面结合附图所作的说明后变得清楚，其中图1是采用一优化最大似然性顺序估计(MLSE)维特比解码器的现有TCM系统的系统框图；图2A示出本发明新颖数据帧结构；图2B示出图2A中数据帧的帧同步(FS)分段结构；图2C示出图2A中数据帧的数据分段结构；图3A是表示本发明数据构像大小与其他参数间关系的图表；图3B是表示本发明TCM码参数与其他参数间关系的图表；
图4A是本发明发送器的简化框图；图4B是示出图4A中发送器的字节至码元变换器及映射器36当中字节至码元变换器部分实施方案的图表；图5表示处于8VSBT方式时图4A中的字节至码元变换器及映射器的运作；图6表示图5中数据码元交织器42的运作；图7表示图5中卷积编码器44的运作；图8示出可与本发明一起使用的梳形滤波器配置；图9是按本发明构造的接收器的简化框图；图10是图9中接收器的数据处理器68的更为详细的表示；图11是所接收信号处于8VSBT方式时图10中码元至字节变换器84运作的更为详细的表示；图12是图11中9路维特比解码器90的更为详细的表示；图13是图11中码元解交织器94的更为详细的表示；图14表示非TCM方式起动码元的生成；图15a是按照本发明在8VSBT方式下运作的发送器的更为详细的框图；图15b是按照本发明在8VSBT方式下运作的接收器的更为详细的框图；图16进一步详细示出图15a中9路卷积编码器120；图17进一步详细示出图16中具有代表性的一个卷积编码器单元；图18示出作为图17中所示9路卷积编码器的替代方案的卷积编码器；图19示出图15a中码元映射器122的映射函数；图20是图17中卷积编码器的状态变迁图；图21示出图17中编码器所发生以输出格结构编码分段同步码元的状态变迁；图22进一步详细示出图15a中9×4数据码元交织器116；图23是表示图16中9路卷积编码器其码元占用情况的表格；图24是进一步详细示出图17中卷积编码器运作的表格；图25是基于图24中表格的格结构状态变迁图；图26示出运作于支持梳形滤波器方式的图15b中梳形滤波器132和9路维特比解码器138的组合；图27是图26中配置的有益等效电路；图28示出运作于避开梳形滤波器方式的图15b中的9路维特比解码器138；图29是图28中进一步详细表示的优化MLSE维特比解码器166A-166I的功能框图30是表示可用于替代图29中优化MLSE维特比解码器来还原各位Y1和Y2估计的电路的示意图；图31是图27中进一步详细表示的优化MLSE维特比解码器166A-166I的功能框图；图32是示出本发明TCM编码器运作包括图15b中接收器的梳形滤波器132引入的效应的表格；图33表示梳形滤波器132将两个子集组合所得到的效应和所发生的结果陪集；图34表示图33中表格当中发生的7个陪集；图35是基于图32中表格的格结构状态变迁图；图36是根据图35中格结构示意图编程的维特比解码器的功能框图；图37是示出利用图36中维特比解码器来还原对所发送位X1和X2的估计的框图；图38是表示带有帧同步的分接器/复接器同步的、对图15b中9路维特比解码器45的另一图示；以及图39进一步详细表示图15b中的码元解交织器142。
较佳实施例的说明下面的说明包含2个主要部分，即部分I和部分II。部分I讨论新颖的数据帧结构。仅按还足以说明数据帧结构需要的详细程度参照TCM码讨论了全部VSB方式(非TCM编码和TCM编码)的发送器和接收器的运作。部分II详细讨论新颖的TCM编码方式和相关联的发送器和接收器的运作。
部分I图2A中示出本发明新数据帧结构。该数据帧通常用标号24标注，包括289个分段。全部分段包含836个码元。
如图2A和图2B所示，数据帧24的第一分段标注为FS(帧同步)，从一4码元分段同步符26开始，每一4个码元均为2级码元。该符号可以为美国专利U.S.Pat.No.5,416,524中揭示的形式。该帧同步分段接下来的823个码元也是2级码元，其中包括形成一伪随机顺序帧同步码的700个码元；对数据帧24余下的288个分段的数据以及起动码元(稍后在部分II中定义)识别级数M(例如16、8、8T、4或2)的VSB方式识别符所用的24个码元；以及99个码元的保留空间。ATSC数字电视标准和美国专利U.S.Pat.No.5,619,269中揭示了该伪随机顺序帧同步码。(应注意，该专利揭示的是对字段同步信号中的3个伪随机顺序以及一24码元VSB方式识别信号的利用。)VSB方式识别下面披露。如稍后部分II中所说明的，FS分段的最后9个码元是对前一帧最后分段的最后9个码元的重复。
数据帧24当中余下的288个分段是标注为DSO-DS287的数据分段。如图2C所示，数据帧以与FS分段中所用的相同的2级4码元分段同步符26为开始。该分段同步符后面接着包含828个数据码元和4个起动码元的832个码元。该4个起动码元采取稍后在部分II中讨论的形式。
如图3A中表格所示，数据分段DSO-DS287中每一数据码元表示4位(M＝16)、3位(M＝8)、2位(M＝4或8T)、或1位(M＝2)。因为每帧有固定数目的数据码元(288×828＝238,464)，所以每一帧的数据字节数目将如图所示变化。也就是说，每一数据帧24对VSB方式M＝16来说包括119,232个数据字节；对VSB方式M＝8来说包括89,424个数据字节；对VSB方式M＝4或8T来说包括59,616个数据字节；而对VSB方式M＝2来说则包括29,808个数据字节。虽每一帧数据字节数目随VSB方式M变化，但会会注意到，对任何一特定M值(16、8、8T、4或2)来说，每一数据帧24均提供整数个字节。该数据帧24的结构特性实际上简化对接收器的设计。如下面将进一步详细说明的那样，接收器正向纠错电路、接收器码元至字节变换器以及接收器字节解交织器较好与所发送的全部VSB方式信号保持帧同步，而接收器维特比解码器和数据码元解交织器最好对8VSBT方式保持帧同步。帧同步信号可直接用于这些用途，只要对每一VSB方式而言每一数据帧有整数个字节、正向纠错块以及字节交织组，只要每一8VSBT方式的数据帧有整数个下面定义的TCM编码组(TCG)以及同样下面定义的数据码元交织组(DSIG)。
本发明接收器中采用里德-所罗门(RS)正向纠错。MPEG(活动图像专家组)委员会已确立188字节的标准传送分组规模。这种分组因分段同步符26的出现，可通过除去MPEG同步字节减少为187字节。对每一个这种187字节的传送分组增加20个奇偶校验字节得到207字节的RS块规模，允许对每一RS块进行10个字节的纠错。如图3A所示，207字节的RS块规模较为有利地对全部选定的VSB方式导致每一帧整数个RS块，因此允许接收器的RS解码器按帧同步信号保持同步。
卷积字节交织组规模(B)按本发明定义为包括B＝54个数据字节(可用B的其他数值)，该定义如图3A所示，不论所选定的VSB方式如何同样导致每一帧整数个字节交织组。该卷积字节交织组规模也允许帧同步信号用于使接收器的解交织器周期性同步，因此使接收器设计简化。
相对于8VSBT方式和图3B而言，如下面部分II中所述，某一时刻的9个码元由9个独立的卷积编码器以并行方式卷积编码。上述9个码元可以称为TCM编码组(TCG)。每一288个数据分段中的全部836个码元(分段同步、数据以及起动码元)均经过TCM编码。所以，可由下列等式可知数据帧24中有整数个TCG 该整数个TCG允许帧同步信号用于使接收器中的维特比解码处理保持周期性同步。
而相对于8VSBT方式而言，如稍后部分II所述，较为有利的是，相同字节相关联的数据码元由9个TCM编码器中的同一个来处理。可通过采用在定义为数据码元交织组DSIG的36个数据码元上运作的9×4数据码元交织器，对多数码元实现该处理。注意，仅仅是数据码元按此方式交织。起动码元和分段同步码元不包括在该码元交织过程中。因而每一数据分段有整数个DSIG(828/36＝23)。所以，每帧有整数个DSIG(每一数据分段828/36个DSIG)×(每帧288个数据分段)＝每帧6624个DSIG该整数个DSIG允许帧同步信号用于使接收器中的码元解交织器保持周期性同步。
图4A是按本发明构造的发送器的简化框图。电视信号的数据源30与一里德-所罗门编码器32连接送至一卷积数据字节交织器34，进而将经过交织的数据字节送至一字节至码元变换器及映射器36。将会理解，该数据源会提供经过压缩的HDTV信号(或根据VSB方式为2个经过压缩的HDTV信号)或若干个经过压缩的标准清晰度信号。字节至码元变换器及映射器36的码元输出送至一由VSB方式控制信号与字节至码元变换器及映射器36一起被控制的帧格式化器38。经过格式化的帧符合先前结合图2和图3说明的配置，送至一VSB调制器40用于在8MHa电视频道上传输。该传输介质可包括一有线电视设备或地面广播环境。不论哪一种情形，对各个所发送的8MHz频道来说需要这样一种发送器。
字节至码元变换器及映射器36具有两种工作方式一种用于非TCM方式，另一种用于8VSBT。图4B中示出一方式图表。对非TCM方式而言，该图表包括4列，每一VSB方式M＝16、M＝8、M＝4以及M＝2为1列。字节至码元变换器及映射器36响应所加上的VSB方式控制信号，以根据图4B中图表的相应列将所输入的数据字节变换为数据码元输出。举例来说，对VSB方式M＝16，所输入的数据字节11010101将会变换为2个连续的具有对应的+88和-40相对幅值的数据码元。对VSB方式M＝8，该输入的数据字节将会变换为3个连续的具有对应的+80、+48和-16(假定下一数据字节的第一位为1)或+80、+48和-48(假定下一数据字节的第一位为0)相对幅值的码元。对VSB方式M＝4，该数据字节将会变换为4个连续的具有对应的+96、-32、-32和-32相对幅值的码元。对VSB方式M＝2，将会给出为+64、+64、-64、+64、-64、+64、-64和+64相对幅值的8个输出码元。对VSB方式M＝8T，该数据字节将会按稍后部分II中详细说明不过现在结合图5和图6简要说明的复杂方式变换为4个连续的8级码元。
图5表示处于8VSBT方式时图4A中字节至码元变换器及映射器36的运作。经过交织的数据字节输入一数据码元交织器42，将该数据字节分解为2位未经编码的数据码元，进行一9路码元交织。接着，根据9路卷积编码器44中各卷积编码器(稍后在部分II中说明)的状态，由码元插入器46将未经编码的起动(P)码元和未经编码的分段同步(S)码元在相应位置插入到数据流中。9路卷积编码器44对数据帧24的288个数据分段的起动码元、分段同步码元以及数据码元的组合进行编码。也就是说，9路卷积编码器44将每2个输入位编码为3个经卷积编码的位。9路卷积编码器44的输出端与一映射器48连接，将每一经过卷积编码的3位映射为一具有8输出级(参照图4B第2列)其中之一的码元。接着，对每一第289分段，由帧格式化器38插入一帧同步分段FS。
如图6所示，经过交织的数据字节输入到数据码元交织器42(最好为9×4码元交织器)。输入转接器50每一字节步进1个位置。每一数据字节包含4个指定为[X0X1X2X3]的2位码元。数据分段包含207个数据字节(828个数据码元)。输入至数据码元交织器42的数据字节分段分别包含4个2位码元，可指定为
[10111213][20212223]…[2060206120622063]数据码元交织器42如同输出转接器52每一码元步进1个位置那样输出码元。数据码元交织器42的一个循环定义为输入转接器50(每一步输入一字节)的9步扫描后面接着输出转接器52(每一步输出一码元)的4个9步扫描。这样每一循环使36个码元(9个完整字节)交织。每一数据分段有828/36＝23个循环(每一数据帧有288×23＝6624个循环)。每一数据帧24的起始和每一数据分段的起始均将输入转接器50和输出转接器52这两者设定为其顶端位置来开始该数据分段的第一循环。数据码元交织器42的输出转接器52对一数据分段(不包括码元插入器46所增加的起动码元和分段同步码元)排序的数据码元输出为…00102030405060708001112131…7890100…17091101…2062198319932003201320232033204320532063…该码元交织后，接着由码元插入器46将未经编码的起动码元和分段同步码元在适当位置插入到数据流中。每一828个数据码元的数据分段由4个未经编码的同步码元引导。而且，4个未经编码的起动码元正好插入到该分段最后5个数据码元的前面。这种配置导致9个码元间隔在起动码元和相对应分段同步码元之间以便它们会输入图7中更为详细示出的9路卷积编码器44的相同卷积编码器44A-44I。起动码元和同步码元的数值如稍后部分II中进一步所述，由它们将输入的卷积编码器44A-44I(9个当中的一个)的当前状态来确定。码元插入器46的输出端对一完整数据分段排序的码元是…S0S1S2S300102030405060708001112131…20621983199320032013P0P1P2P320232033204320532063…如图7所示，9路卷积编码器44的输入转接器54和输出转接器56对每一码元一起切换。一循环可定义为输入和输出转接器54和56的9步。若输入和输出转接器54和56均处于数据帧第一数据分段起始位置的顶端部位，输入和输出转接器54和56便在9个分段(836个循环)之后再次处于其与分段起始位置相符的顶端部位。因为每帧有288个数据分段，而且288/9＝32为一整数，所以输入和输出转接器54和56将处于其每一后续数据帧24起始位置的顶端部位。这种运作会使发送器和接收器硬件便于设计。排序进入和移出9路格结构编码器44的码元没有改变。
先前说明的码元交织器42其目的在于，将数据码元置于一排序中以便与给定字节相关联的那些数据码元通过相同的卷积编码器(以及接收器中的相同维特比解码器)。这种“字节封装”已被发现在抑制某种损伤方面较为有利。若给定维特比解码器具有无法纠错的差错，就趋向于将差错传播至后续码元。若相同字节当中的码元被封装到相同格结构解码器，平均来说便极少有字节受到差错传播的影响。下面在部分II中对“字节封装”给出更为具体的细节。
各卷积编码器44A-44I的输出由映射器48(图5)按照图4B中第二列映射至各码元级。9个卷积编码器模块44A-44I(包含卷积编码器及映射器)当中每一个更为具体的细节稍后在部分II中披露。
字节至码元变换器及映射器36提供信号至帧格式化器38。对全部VSB方式，帧格式化器38将836个码元的帧同步分段FS插入到码元流当中。这种插入的发生先于每一组288个数据分段。图2B中帧同步分段结构给出如下[S0S1S2S3][ATSC PN序列][VSB方式][未规定码元][P0P1P2P3ddddd]码元[S0S1S2S3](有4个同步码元)至保留码元(有99个保留码元)是2级码元。码元[S0S1S2S3]表示分段同步波形。包含700个码元的PN序列可以与ATSC 6MHz系统的ATSC数字电视标准中所披露的相同。VSB方式ID码(有24个方式码元)与ATSC 6MHz系统中的相类似，并且在下面说明。对非TCM方式，帧同步分段的最后9个码元是未规定的2级码元。对8VSBT，帧同步分段的最后9个码元[P0P1P2P3ddddd]是一8级码元，是前一数据帧当中最后9个经TCM编码的码元的重复。没有对于帧同步码元的TCM或RS码。注意，8VSBT方式当中，最后的9个帧同步码元(重复码元)在先前的分段期间已经过TCM编码。
非TCM方式当中，由帧格式化器38在各个数据分段起始位置插入4个2级分段同步码元。由帧格式化器38在最后5个数据码元之前将包含多级伪随机数据的4个起动码元插入到每一数据分段。帧格式化器38在非TCM方式情形下增加到数据流的起动码元由图14所示的PN(伪随机数)序列生成器104和PN映射器106生成。该PN序列生成器104将伪随机二进制数据流输出至PN映射器106。提供给该PN映射器106的还有信号被编码的VSB方式(2、4、8或16)。PN映射器106按照图4B运作，其输出用于生成非TCM方式的起动码元。该起动码元被接收器舍弃。
8VSBT方式中，分段同步码元和起动码元已经由码元插入器46加到数据流，故上述码元不再由帧格式化器38加到任何数据分段。
VSB方式由帧同步分段中接在PN序列后面的3个字节(24个2级码元)来表示。这3个字节是0000111P、ABCPABC1和PABCPABC，其中对各种方式由下表给出A、B、C和P值。上述字节的第3个实际上表示方式。前2个字节则形成为可在9分支正值梳形滤波器(参照图8)被允许或绕开的情况下读出。各个方式的A、B、C和P值示于下表。
表1
上面引用的’975专利和共同待审查专利申请28869/35212中揭示了利用梳形滤波器用于抑制同频道干扰的VSB接收器。美国专利U.S.Pat.No.5,260,793中揭示对接收器内的2个通路的利用，一个通路采用梳形滤波器，另一通路则绕开该梳形滤波器，由干扰信号的出现来确定通路的选择。
本发明中，(如共同待审查专利申请28869/35212中所述的)接收器将一9分支前馈梳形滤波器58如图8所示与一求和元件60和9码元延迟器61一起使用。若该梳形滤波器58在接收器中被绕开，VSB方式便可很容易地根据上面表1确定。若该梳形滤波器58未被绕开，该码元便将由梳形滤波器58中的求和元件60来变动。如上所述，第3个方式字节的各个码元由较早的相同值9码元其中一个码元引导。这种码元安排即便在该梳形滤波器支持的情况下也允许对该方式进行容易的判断。举例来说，若假定VSB方式为8VSBT方式，所发送的3个字节方式字段的码元级便会表示如下-5-5-5-5 +5+5+5-5 +5-5+5+5 -5+5-5+5 -5+5-5+5 +5-5+5-5上述对应于二进制位0000 1110 1011 0101 0101 1010最后8个码元(位)表示此方式为8VSBT方式。若该梳形滤波器被绕开，此最后8个码元所用的上述各级可很容易解释为0或1，从而可确定VSB方式若该梳形滤波器得到支持，最后8个经过滤波的码元输出就会表示如下-10+10-10+10 +10-10+10-10这些也很容易解释为0或1，产生与梳形滤波器被绕开情形相同的结果。应理解，该方法会对任何VSB方式起作用。
与前面所述相关，将会注意到，各个VSB方式码元的相对级具有均匀间隔，处于全部较高VSB方式所选定码元的各相对级之间的当中位置。举例来说，VSB方式M＝8的相对级+112处于VSB方式M＝16其相对级+120和+104之间的当中位置，VSB方式M＝4的相对级+96处于VSB方式M＝8其相对级+112和+80之间的当中位置以及VSB方式M＝16其相对级+104和+88之间的当中位置，VSB方式M＝2的相对级+64处于VSB方式M＝4其相对级+96和+32间的当中位置、VSB方式M＝8其相对级+80和+48间的当中位置以及VSB方式M＝16其相对级+72和+56之间的当中位置，依此类推。最好码元级在传输之前与一预定量(例如+20)所示的数值错开，来提供一用于使接收器中的载波获取便利的小导频。还将注意到，表征各VSB方式的数据速率相对于即时较低的VSB方式的数据速率每一码元增加1位，同时其S/N比性能减小一半。
图9是按本发明构造的接收器的简化框图。从图4A中发送器接收到的RF电视信号包括一具有图2A、图2B和图2C中帧格式的M级VSB信号。所接收的信号由一调谐器62变换为一IF频率(中频)，所接收的处于IF的信号送至一VSB解调器64。该VSB解调器64生成一包括约14.14兆码元/秒速率的M级码元的模拟基带输出信号。该模拟信号由将码元变换为二进制形式并将其送至数据处理器68的模数(A/D)变换器65取样。数据处理器68提供一用于控制模数变换器66的反馈信号来确保该模拟基带信号以合适的码元时间取样(如美国专利U.S.Pat.No.5,416,524中所披露)。数据处理器68将该经过处理的二进制数据按与图4A中所示的电视数据源30的输出相对应的数据字节形式送至一分接器70，将该接收到的数据分配给分别包括相应解压缩电路的一视频处理器72和一音频处理器74。
数据处理器68在图10中更为详细地示出。模数变换器66输出的二进制码元送至一数据获取电路76，生成用于控制模数变换器66的反馈信号。该数据获取电路76还生成可用于图10中全部各框的下列信号码元时钟信号；帧同步(FSYNC)信号；分段同步信号；一8倍码元时钟信号；字节时钟信号以及RS分组起始信号。该码元时钟信号对全部VSB方式具有约14.14MHz频率。较佳实施例中所用的FSYNC信号接近为53.7Hz。帧同步分段FS的帧同步码允许导出在时间上与每一数据帧24的数据分段DSO的第一数据码元相符的FSYNC信号。
模数变换器66输出的二进制码元(表示VSB解调器64的经过取样的模拟信号的幅值)由数据获取电路76如上面图8中所示送至一梳形滤波器78。稍后说明用于8MHz频道的该梳形滤波器78。美国专利U.S.Pat.No.5,087,975中详细说明了一用于6MHz频道的梳形滤波器。(与图8中的9个码元延迟和加法组合器不同，该专利中披露的梳形滤波器具有12个码元，并采用一减法组合器。)梳形滤波器78的输出送至一多级限幅器80，按图4B中的图表将所接收的码元变换回数字位。多级限幅器80将各数据帧24的帧同步分段FS中VSB方式ID(24个2级码元)的限幅值送至一VSB方式解码器，检测24位VSB方式ID并逐步显现一3位VSB方式选择信号。该VSB方式选择信号对所接收码元的VSB方式(M＝16，8，8T，4或2)进行识别，在各个数据帧24的剩余期间控制数据获取电路76、梳形滤波器78、多级限幅器80和码元至字节变换器84。
其中包括9条输出总线的多级限幅器80响应该VSB方式选择信号，用于将表示码元幅值的二进制信号变换为其对应位的数值。这样，M＝2VSB方式中，每一二进制码元幅值信号在9条输出总线其中一条上变换为对应的1位信号；M＝4VSB方式中，每一二进制码元幅值信号在输出总线其中两条上变换为对应的2位信号；M＝8VSB方式中，每一二进制码元幅值信号在输出总线其中三条上变换为对应的3位信号；以及M＝16VSB方式中，每一二进制码元幅值信号在输出总线其中四条上变换为对应的4位信号。全部VSB方式当中，多级限幅器80不输出来自帧同步分段的码元。8VSBT方式中，输出全部数据分段，包括数据分段同步码元和起动码元。方式2、4、8和16中，仅输出数据码元。多级限幅器80的9条输出，与VSB方式解码器82的3位VSB方式选择信号和数据获取电路76的定时信号一起送至码元至字节变换器84。
对于非TCM方式，码元至字节变换器84如美国专利U.S.Pat.No.5,631,645所述那样运作。对于8VSBT方式，码元至字节变换器84如下面以及稍后部分II中所述作为一维特比解码器/码元解交织器运作。码元至字节变换器84的输出送给一字节解交织器86，进而送给一RS解码器88。码元至字节变换器84将表示所接收码元的输入位变换为各VSB方式的一系列8位数据字节。字节解交织器86对码元至字节变换器84所提供的经过卷积方式交织的数据字节进行解交织，RS解码器88对经过解交织的数据字节进行纠错。
对于8VSBT方式，下面结合图11-图13并在部分II中更为详细地说明接收器中码元至字节变换器84的运作。图11示出该码元至字节变换器84内维特比解码系统的概览。经过TCM编码的起动码元、分段同步码元和数据码元在一9路维特比解码器90中解码。维特比解码器对经过TCM编码的信号进行解码的方法是公知的。未经编码的起动码元和分段同步码元由一起动及分段同步码元剥离器92从经过解码的码元流当中消除。用一9×4码元解交织器94将未经编码的数据码元形成变回至字节。靠码元时钟、帧同步和分段同步使全部运作同步。
图12中示出9路维特比解码器90。单个维特比解码器90A-90I每一个可利用公知的维特比解码方法。输入和输出转接器96和98在响应码元时钟和帧同步运作的切换控制器99的控制下，每一码元时钟均一起切换。解码器周期定义为输入和输出转接器96和98两者的9步扫描。由帧同步信号迫使输入和输出转接器96和98两者至其顶端位置。9个数据分段(836个周期)后，输入和输出转接器96和98将再一次处于其与分段起始位置相符的顶端位置。因为每一数据帧有288个数据分段，而且288/9＝32为一整数，所以输入和输出转接器96和98将处于其在每一后续数据帧24起始位置的顶端位置。
9路维特比解码器90输出未经编码的起动码元、分段同步码元和数据码元。进出该9路维特比解码器90的码元排序未改变，并由下列码元表示…S0S1S2S300102030405060708001112131…20621983199320032013P0P1P2P320232033204320532063…9路维特比解码器90的输出端，起动码元和分段同步码元很容易由图11中起动及分段同步码元剥离器92通过参照接收器较早部分中所还原的分段同步定时信号从数据流当中消除。这时仅未经编码但经过交织的数据码元仍由下列码元所示…00102030405060708001112131…738390100…17091101…2062198319932003201320232033204320532063…由图13中更为详细图示的9×4码元解交织器94实现码元至字节变换。未经编码的数据码元输入至9×4码元解交织器94。输入转接器100对每一数据码元步进一个位置。输出转接器102对每一数据字节步进一个位置，其中每一字节包括4个2位码元。
9×4码元解交织器94的周期定义为(每一步输入一2位数据码元的)输入转接器100的4个9步扫描，并接着(每一步输出一字节的)输出转接器102的一个9步扫描。这样，每一周期使36个码元(9个完整字节)解交织。每一数据分段有828/36＝23个周期，每一数据帧有288×23＝6624个周期。每一数据帧24的起始位置处，迫使输入和输出转接器100和102至其顶端位置来开始数据分段的第一周期。因为，每一数据帧实际上有6624个周期，该转接器将在每一后续数据帧起始位置处于其顶端位置。所以，9×4码元解交织器94输出的数据字节输出的分段便如下所示；
[10111213][20212223]…[2060206120622063]如前面说明的那样，码元至字节变换器84的输出送至字节解交织器86。如此后将进一步详细说明的那样，字节解交织器86利用最低限度的存储器对从码元至字节变换器84接收到的经过卷积方式交织的数据字节进行解交织。
众所周知，在发送器这里完成字节交织(参照图4A中卷积数据字节交织器34)来使连续的数据字节彼此之间分散，来有助于使所发送数据免遭短脉冲噪声的影响。接收器中，必须对经过交织的字节进行解交织以便在正向纠错前重建其原始关系。这样，某些给定持续时间的短脉冲噪声将使经解交织数据的RS块内仅仅有限个数字节出错。上述出错的字节可由接收器(图10)中RS解码器88纠错。
对最大字节时钟速率(即与VSB方式M＝16对应)的最大预期短脉冲噪声持续时间的预计过程中，选择所用的交织算法来确保RS解码器88能够对出错的经过解交织的数据字节进行纠错。这样，随着最大预期短脉冲噪声持续时间的增加，该交织算法必须使连续数据字节进一步分开。作为替代，可采用功能更强的RS码，但该方法其缺点在于用较多开销，即需要更多字节用于纠错。而且，通过使系统参照最高字节时钟速率(与16VSB对应)，将随VSB方式和对应字节速率的下降提供提高的短脉冲差错保护，这是因为，不管VSB方式如何在给定个数字节范围使交织模式得到执行。
卷积交织算法通常用于使所发送数据免遭短脉冲噪声影响。这种算法按不同的数量使连续字节组的单个字节延迟，有时称为交织深度，来使该字节有效分散于部分或全部数据帧24中。通过使所接收到的字节延迟相反数量来执行解交织。实施这样一种系统，下面3个参数具有特殊意义最大预期短脉冲长度BL、RS解码器88可纠错的字节差错T的个数、以及RS分组规模。
如前面所述，最好在数据帧24中有整数个RS分组，以便RS解码器88可按帧同步信号FSYNC同步。通过选择一(最好每一帧有整数个数的)交织分组规模使之等于参数B＝BL/T，并通过随参数N的整数倍等于或大于RS分组规模选择不同的延迟，RS解码器88将能够就短脉冲噪声直至BL字节时钟的最大预期持续时间对经过解交织的数据进行纠错。
考虑其中最大预期短脉冲长度是4数据字节时钟、RS解码器88能在每一8数据字节的RS分组(即BL＝4、T＝1、N＝8)中对一个数据字节差错进行纠错的系统的简化例。利用这些参数，该交织组规模B＝BL/T＝4/1＝4。用上述参数进行卷积交织，以便对每一组B＝4数据字节，第一数据字节面临0延迟，第二数据字节面临1N＝8个数据字节时钟的延迟，第三数据字节面临2N＝16个数据字节时钟的延迟，第四数据字节面临3N＝24个数据字节时钟的延迟。通过倒置延迟来进行解交织，以便对每一组B＝4所接收的经过交织的数据字节，第一数据字节延迟3N＝24个数据字节时钟，第二数据字节延迟2N＝16个数据字节时钟，第三数据字节延迟1N＝8个数据字节时钟，而第四数据字节则延迟0个。
现有的实施上述算法的卷积解交织器包括一具有(B-1)N/2个存储位置的存储器。对于B和N的现实值，这些值通常比上面给出的简化例中所用的数值大许多，由于需要大量的移位寄存器，现有解交织器具有一很复杂结构。可采用的一替代结构利用一种标准线性存储器阵列，因此硬件中必须保留了大量的FIFO首尾指针。这是一很复杂的任务，因而很不理想。
上述问题在美国专利U.S.Pat.No.5,572,532中通过将一线性存储阵列与一用于生成读写地址重复序列的地址生成器一起使用从而对所接收数据进行正确的解交织来解决。存储器阵列具有相对较小的规模，仅利用一个超过所需个数的存储位置，以便对各组相应数据字节加上不同延迟。这里说明的系统中，B＝54，N＝216，而M＝4。如美国专利U.S.Pat.No.5,572,532中所述，需要每数据帧的数据字节个数实际上可由B均分以便解交织器地址生成器可利用帧同步用于同步。图3A图示对全部VSB方式来说为这种情形。
部分II由部分I中图4a和图5组合得到的图15a总体示出一新TCM发送器。本发明较佳实施例中预期为多级VSB数字应用，但将会理解，本发明在本质上较为基本，因而可应用于其他类型的发送接收系统，包括较低分辨率的视频系统以及基于非视频的数据系统。而且，还可以采用其他调制技术，诸如用例如正交振幅调制(QAM)的那些调制技术。
如图15a所示，一数据源110提供连续的数据字节，它例如可包括经过压缩的HDTV信号，标准清晰度的经过压缩的电视信号或任何其他数字数据信号。如下面所述，数据字节虽然没有必要，但将最好是按部分I中所述的连续帧形式配置，其中各帧包括1个帧同步分段和288个数据分段。每一数据分段包括按大约14.14兆码元/秒码元速率发生的836个2位码元。
还提供多个定时信号的数据源110将其数据字节送至一里德-所罗门编码器112用于正向纠错编码，再由此送至一数据字节交织器114。该数据字节交织器114对数据字节重新排序来如上所述减少系统对于短脉冲噪声的敏感度。
数据字节交织器114输出的经过交织的数据字节送至一数据码元交织器116，在较佳实施例中以码元速率提供2个输出位流X1、X2，每一成对位X1、X2与一数据码元对应。具体来说，该数据码元交织器116是一9×4＝36分组的交织器(下面会详细说明)，对各数据分段的828个2位数据码元进行交织。
数据码元交织器116输出的未经编码的2位数据码元流送至一起动(P)码元及分段同步(S)码元插入器118(下面会详细说明)，在各数据分段相应位置上插入未经编码的起动码元和分段同步码元。未经编码的起动码元、分段同步码元和数据码元送至一9路卷积编码器120，如下面将会进一步详细说明的那样用于变换为每码元3个输出位。从9路卷积编码器120至起动码元及分段同步码元插入器118的反馈通路提供一表示该9路卷积编码器120中各卷积编码器状态的反馈信号，如将会说明的那样，对所插入的未经编码的起动码元和分段同步码元造成影响。由于该9路卷积编码器120其特征在于一9码元延迟器，所以它被当作为包括分别按1/9码元时钟速率运作的9个并行编码器。
9路卷积编码器120的输出端显现的经过卷积方式编码的3位码元流送至一码元映射器122，将每个3位码元映射至M个幅度或相位级(本例中M＝8)其中相对应一个。码元映射器122输出的经TCM编码的起动码元、分段同步码元和数据码元送至一帧格式化器124，并由此送至一VSB调制器126，用于作为多个8级码元传输。可对所发送信号增加一导频，以便使每一码元的幅度偏置一预定量。
图15b表示部分I中图9-图11组合得到的8VSBT(TCM编码器)接收器。所发送的信号由一包括与图1中调谐器16、解调器18和A/D 20相对应的调谐器、解调器和A/D 128的接收器所接收。调谐器、解调器和A/D 128的输出包括一多位8级码元流(例如每码元8至10位)。一数据获得单元130从所接收的码元流当中获得各种时钟信号和同步信号。这些时钟信号和同步信号包括码元时钟、字节时钟、分段同步信号和帧同步信号。数据获得单元130的输出送至一选择器切换开关134a/134b(对于一使切换开关运作与包括一梳形滤波器132的第一处理通路接通和与该梳形滤波器132被绕开的第二处理通路接通的电路示范实施例参见美国专利U.S.Pat.No.5,260,793)。选择器切换开关134a/134b的输出送至一帧同步码元舍弃电路136，在允许数据帧的全部其他码元(即经TCM编码的起动码元、分段同步码元和数据码元)通过至一9路维特比解码器138时将包括各个所接收数据帧的帧同步分段的836个码元舍弃。VSB解码器82为方便起见在图15b中未图示。但应理解，该VSB方式ID，这里也可以称为VSB方式码，是在帧同步分段舍弃单元136将该帧同步分段舍弃前从帧同步分段当中检测出的。
9路维特比解码器138的输出包括未经编码的起动码元、分段同步码元和数据码元。因而，9路维特比解码器138的输出包括对位流X1和X2的重组。位流X1和X2送至一起动码元及分段同步码元剥离器140，将起动码元和分段同步码元舍弃，仅让未经编码的数据码元传送至码元解交织器142。码元解交织器142对原始的经过交织的数据字节进行重组。这些经过交织的数据字节接着由字节解交织器144解交织，该经过解交织的数据字节由里德-所罗门解码器146纠错，以便应用于该接收器余下部分。
该TCM编码处理涉及图15a中的数据码元交织器116、起动码元及分段同步码元插入器118、9路卷积编码器120以及码元映射器122。先说明9路卷积编码器120和码元映射器122的具体内容是有益的。图16功能性图示该9路卷积编码器120(与图7相似故为方便起见在此重复)。输入转接器148(即分接器)和输出转接器150(即复接器)对每一码元分别切换，以便由9路卷积编码器120A-120I其中相同的某一个来处理复接流中由9码元间隙隔开的各码元。
图17图示同一9路卷积编码器120A-120I其中一个代表性编码器的具体细节。图17的卷积编码器包括一预编码器152和一格结构编码器154。该预编码器152包括一求和器和一单个码元延迟器Q2，将一输入位X2预编码为一中间输出位Y2。而输入位X1直接传送作为一中间位Y1。格结构编码器154包括一求和器和两个单个码元延迟器Q0和Q1，将中间位Y1和Y2进行格结构编码形成为3位卷积编码码元。该3位卷积编码码元由输出转接器564送至码元映射器122，进而输出分别具有-7至+7当中相应级的码元。因而，每一9路卷积编码器120A-120I接收2位未经编码的输入码元[X2X1]，并输出3位经过卷积编码的码元。
应理解，图16中的9路卷积编码器和每一个在图17中示出的9个个体编码器一起可由图18中单个编码器等效表示，其中延迟单元Q2、Q1和Q0每一个表示一9码元延迟器。图16和图17中的方法对于系统优点，尤其是对于接收器中梳形滤波器和维特比解码器的互动作用(稍后讨论)的说明更为有益。但图18的方法对构建实际硬件来说更好。两种方法实际上等效。对于图18，注意到反馈回起动码元及分段同步码元插入器118的状态包括每一9码元延迟单元Q2、Q1和Q0(总共3位)当中的单个位，这些位是最长时间处于每一相应9码元延迟单元中的位。
由码元映射器122实施的码元映射功能在图19中详细示出。该码元映射功能基本上与图4B中第二列所示的映射相同，只不过为方便起见该输出级数值由16均分。该码元映射功能使每个可能的3位经过卷积编码的码元和其对应级-7至+7相关。
图20是图17中的代表性卷积编码器与图19中码元映射功能相组合的状态变迁图。每一圆圈内所示的状态是对二进制状态[Q2Q1Q0]的十进制表示。每一分支标注有未经编码的输入码元[X1X2]和相关的码元映射器122输出的经过TCM编码的输出码元级(-7至+7)。举例来说，具有未经编码的输入码元
和相关的经过TCM编码的输出码元级-7的分支从十进制状态2开始，变迁为十进制状态1。
起动码元和分段同步码元插入器118从数据码元交织器116接收未经编码的数据码元，并在相应位置将分段同步码元和起动码元插入数据流中。这些插入的码元其数值如所要说明的那样，取决于码元将输入的那个特定卷积编码器(120A-120I其中一个)的状态。如部分I中所说明的那样，每一数据分段包含4个分段同步码元，接着是823个数据码元，接着是4个起动码元，接着是5个以上数据码元。至帧格式化器124的输入端每836个码元必须发生分段同步码图，该码图在码元映射器122的输出端包括4个经过TCM编码的码元[+5-5-5+5]。
这些分段同步码元每一个在合适时间来自于与码元映射器122相组合的9路卷积编码器120A-120I中的不同编码器。为了使与码元映射器122相组合的9路卷积编码器120A-120I中的编码器在需要时输出+5或-5，编码器必须已经处于一特定状态。起动码元提供给9路卷积编码器120A-120I其中那个编码器，以便处于一状态，与该码元映射器122一起，响应下一未经编码的输入码元输出+5或-5。由图20可知，仅当该特定卷积编码器处于状态0、2、4和6其中之一时9路卷积编码器120A-120I中的编码器以及码元映射器122可输出+5，仅当该卷积编码器处于状态1、3、5和7其中之一时才可输出-5。对于每一编码器状态，图21示出一未经编码的输入起动码元和相关的经过TCM编码的输出起动码元，接着是后续的未经编码的输入分段同步码元和相关的经过TCM编码的输出分段同步码元(±5)。
可知道，经过TCM编码的分段同步码元(±5)总是由9路卷积编码器120A-120I中相同一个内的起动码元所引导。该配置造成4个经TCM编码的分段同步码元[S0S1S2S3]中每一个在复接的输出流当中由4个经TCM编码的起动码元[P0P1P2P3]中的一个引导，从而每一起动码元如下列码图所示为其相对应分段同步码元之前隔开的9个码元…xxxP0P1P2P3xxxxxS0S1S2S3xxx……因而，为了生成经过TCM编码的分段同步波形，该起动码元及分段同步码元插入器118必须观察9路卷积编码器120A-120I其中相应一个的状态，并根据所观察的状态插入图21所示的经过正确编码的起动码元和经过正确编码的分段同步码元。举例来说，若9路卷积编码器120C处于十进制状态2而需要对一特定分段同步码元输出+5的话，便对卷积编码器120C插入接着未经编码的分段同步码元11的未经编码的起动码元01。该接收器将利用同步用的经过TCM编码的分段同步波形图(该波形图示于美国专利U.S.Pat.No.5,416,524中)，将在TCM解码后接着舍弃该起动码元和分段同步码元。
应注意，为了输出一经过编码的分段同步码元S＝+5，8个可能的最初TCM编码器状态当中的每一个将导致在所编码的分段同步码元S＝+5之前输出8个可能的经过编码的起动码元(P)当中不同的一个。令全部编码器状态其概率是相等的，则全部8个经过编码的起动码元其概率也相等。所以，经过编码的起动码元P0P1P2P3将是随机的。同样情况对于引导一经过编码的分段同步码元S＝-5的经过编码的起动码元来说是真的。
包括一输入转接器154和输出转接器156的数据码元交织器116如图22所示，与图6所示的数据码元交织器42相同。数据码元交织器116的运作与部分I结合图6所说明的相同。如先前所说明的那样，数据字节包含诸多2位码元，按下列顺序输入数据码元交织器116
[10111213][20212223]……[2060206120622063]数据码元交织器116按下列顺序输出数据码元…00102030405060708001112131…738390100…17091101…2062198319932003201320232033204320532063…
图16的9路卷积编码器120的运作轮廓在部分I中已经参照图7讨论过。如结合图7所说明的那样，9路卷积编码器44的输入转接器54和输出转接器56一起对每一码元进行切换。一循环可定义为输入和输出转接器54和56的9步。若输入和输出转接器54和56两者处于数据帧第一数据分段起始的顶端位置，则输入和输出转接器54和56将在9个分段(836个循环)之后再次处于其与分段起始相符的顶端位置。因为每帧有288个数据分段，且288/9＝32为整数，所以输入和输出转接器54和56将处于其每一后续数据帧24起始的顶端位置。该运作可有利于发送器和接收器的硬件设计。进出9路格结构编码器的码元排序未改变。图16配置的运作实际上相同。不论哪一种情形，码元排序不因9路卷积编码器120所改变。因而，出自9路卷积编码器120的输出转接器150的码元排序如下…00102030405060708001112131…738390100…17091101…20621983199320032013P0P1P2P320232033204320532063…数据码元交织器116其目的在于，按一顺序排列数据码元，以便与一给定字节相关联的那些数据码元通过9路卷积编码器120A-120I当中相同的一个(和接收器中相同的维特比解码器)。这种“字节包”已发现，其优点在于抑制某些损伤。若给定维特比解码器具有无法纠错的差错，便趋于使该差错扩展为后续码元。若相同字节的码元被打包进相同的维特比解码器，平均来说就会有更少字节受到差错扩展的影响。
应注意，将4个起动码元插入码元流当中将阻止每一数据分段最后5个数据码元本来的“字节包”。缺少本该的字节包没有统计上的显著性，而且对于性能来说不应该有可测的影响。图23中的表示出与特定字节相对应的码元如何在一9个分段(836个循环)跨度上输入9路卷积编码器120A-120I。各9码元列则示出哪些码元在一个循环内输入该9路卷积编码器120A-120I。
码元映射器122将经过TCM编码的起动码元、分段同步码元和数据码元输出给帧格式化器124，如后面所述在每一组288个数据分段前面插入一帧同步分段。
码元映射器122具有特别注意的两项属性。首先，如图19中映射函数所示，8个码元级被分成4个子集a、b、c和d，其中每一子集由输出位Z1Z0的特定状态所标识。这样，Z1Z0＝00选择码元子集d，Z1Z0＝01选择码元子集c，Z1Z0＝10选择码元子集b，而Z1Z0＝11选择码元子集a。每一子集内，相应的码元幅度随8个单元的幅度不同。其次，连续的码元级对(-7，-5)、(-3，-1)、(+1，+3)和(+5，+7)由输出位Z2Z1的共同状态选择。这样，举例来说，输出位Z2Z1＝00选择两个码元幅度级-7和-5等。码元映射器122的上述属性如下面将更为详细说明的那样，在使接收器复杂性降低方面两者均为有益的。
因而，应注意，可采用输出位Z1Z0来选择一码元子集，采用输出位Z2来选择该选定子集的一码元。该配置已说明与一8 VSB系统相关，该系统中3位Z2Z1Z0用于选择一子集和该选定子集中一码元。可归纳出这样一种配置，可采用任意个数的位ZN来选择一子集和该选定子集的码元。在这种情形下，可采用输出位Z1Z0来选择一码元子集，采用输出位Z2-ZN来选择该选定子集的一码元。
图25是从图24中状态变迁表得到的图17中格结构编码器154的状态变迁图。图25的状态变迁图和图24的状态变迁表示出格结构编码器的4个状态和其间的各种变迁。具体来说，每一状态具有两个并行的分支，每一分支延伸至相同状态或另一状态。标注有输入位Y2Y1的分支造成码元映射器122状态变迁，并因此输出R。如下面将进一步说明的那样，该状态图可用于在接收器中设计一优化最大似然性序列估计(MLSE)维特比解码器，如本领域所公知的那样，用于复原对位Y2和Y1的估计。
图26、图27和图28具体参照梳形滤波器132和9路维特比解码器138，更为详细地说明本发明的解码。如图15b所示，来自调谐器、解调器和A/D 128的8级经过TCM编码的码元值送至数据获得单元130，根据需要将各种同步信号和时钟提供给接收器其他部分。数据获得单元130的输出送至选择器切换开关134a/134b，要么馈送至梳形滤波器132，要么使梳形滤波器被绕开。如美国专利U.S.Pat.No.5,260,793所揭示的那样，梳形滤波器132可响应干扰信号的存在(靠图15b中的梳形滤波器控制信号)被切换进出该信号通路。
梳形滤波器132如图26所示，是一包括线性求和器158和9码元延迟单元160的滤波器。该梳形滤波器132将8级码元变换为15级码元。该梳形滤波器132可通过将较早发生9码元间隙的所接收码元与每一所接收码元相加来可运作地降低PAL同频道干扰(对梳形滤波器更全面的说明参见美国专利U.S.Pat.No.5,087,975)。
选择器切换开关134a/134b的输出(为了方便起见图26、图27和图28当中省略了图15b中的选择器切换开关134a/134b)送至帧同步码元舍弃单元136，截取并舍弃每一帧同步分段中的836个码元。余下的经过TCM编码的起动码元、分段同步码元和数据码元均送至9路维特比解码器138。
美国专利U.S.Pat.No.5,600,677披露，一N路经过TCM编码的码元流可如同图15b接收器中的9路维特比解码器138那样由一N路维特比解码器解码。图26、图27和图28中所示的N路维特比解码器，其中N＝9。该专利进一步披露，接收器中的维特比解码器可具有梳形滤波器控制信号所控制的2种运作方式，一种是带有梳形滤波器132的第一处理通路所用的方式(图26和图27)，一种是梳形滤波器132被绕开的方式(图28)。
可由图26和图27的2个等效电路示出梳形滤波器132和9路维特比解码器138的组合。由于该9码元延迟器160，在图26所示的输入转接器162(即分接器)上游的梳形滤波器132其效果等效于处于输入转接器162下游并在图27中示出的9个梳形滤波器164A-164I，其中每一梳形滤波器164A-164I具有一求和器168和一单个码元延迟器170。每一梳形滤波器164A-164I馈送给9个维特比解码器166A-166I中相对应的一个。从下列事实可知图26和图27所示电路的等效对于两种情形，码元流中隔开9码元间隙的那些码元均由梳形滤波器(42或164A-164I)中的线性求和器(158或168)组合。应理解，图26表示一更为可能的硬件实施方案，而图27中的等效电路则更为清楚地示出梳形滤波器在维特比解码方面的效果。
如图28所示，若梳形滤波器132被绕开，9路维特比解码器138内的每一维特比解码器166A-166I可以是其输出馈送给后编码器174A-174I(将在后面讨论)相对应一个的一4状态优化MLSE解码器。如图27所示，若梳形滤波器132被接入，9路维特比解码器138内的每一维特比解码器166A-166I可以是其输出馈送给后编码器174A-174I(为了方便起见在图27中清楚示出了后编码器174A-174I)相对应一个的一16状态优化MLSE解码器，或者是没有后编码器的一8状态次优化解码器。每一维特比解码器，状态从4增加到8或16，如将要所说明的那样是梳形滤波器132的效果。
帧同步码元舍弃单元136中截取并舍弃的836个帧同步码元未送至9路维特比解码器138。余下的起动码元、分段同步码元和数据码元分别送至维特比解码器166A-166I其中相应一个。将会知道，数据源100的大部分原始数据字节由维特比解码器166A-166I其中相应一个作为一单元处理。举例来说，由码元
表示的数据字节靠维特比解码器166E(参见图23)处理。接收器中的“字节包”将符合图23中所示发送器的字节包。
先考虑梳形滤波器132如图28所示被绕开的情形。图28中每一优化MLSE维特比解码器166A-166I可包括按速率fs/9(其中fs是码元时钟)运作并按照图24的状态图编程的实际上相同的器件，以便如本领域所公知的那样，进行优化的MLSE维特比解码，来还原对位Y2和Y1的估计。具体来说，每一优化MLSE维特比解码器166A-166I通常采用一经过合适编程的ROM编程为生成4个分支量度，每一个代表所接收码元级(例如一8-10位的数字值)和每一码元子集a、b、c和d的两个子集值当中的最接近值之间的差。
这种情形下，图29示出一LSI逻辑电路公司制造的维特比解码器，该解码器可以编程为执行图28中每一优化MLSE维特比解码器166A-166I的功能。图29所示的解码器包括一分支量度生成器ROM180，响应所接收码元生成4个分支量度并送至一加法比较选择(ACS)单元182。该ACS单元182双向送至一通量量度存储的存储器184，还提供给一反向跟踪存储器186。总之，ACS单元182将分支量度生成器ROM180与通路量度存储的存储器184中所存储的前一通路量度相加来生成新通路量度。ACS单元182接着比较相同状态发射的通路量度，选择那些最低的通路量度用于存储。反向跟踪存储器186在显现了若干分支之后，可运作地用于选择一生存通路，并生成对将产生该生存通路的位Y2和Y1的估计。
将会回想到，上述分析当中忽略了预编码器152对输入位流所起的作用。此后将更进一步详细说明预编码器152的功能，但现在就足以认识到，输入位X2因执行模2运算的预编码器152的运作而与位Y2有所不同。图28所示的每一优化MLSE维特比解码器166A-166I其输出仅包括对位Y2的估计，不包括对输入位X2的估计。因此，接收器中采用互补的模2后编码器174A-174I来分别还原对优化MLSE维特比解码器166A-166I来的输入位X1和X2的估计。
每一后编码器174A-174I包括一输入位Y1和输出位X1之间的直接通路，以及输出位Y2直接送至一模2加法器176的一个输入端并通过一单个码元延迟单元178送至该模2加法器176第二输入端的前馈电路。模2加法器176的输出包括对输入位X2的估计。最后，后编码器174A-174I来的经过解码的位X1、X2如图28所示由输出转接器172复接成为一经过交织的位流。
本发明一替代实施例中，图28中每一优化MLSE维特比解码器166A-166I可由图30中所示的限幅器188替代，以便在所接收信号由相对较高S/N比表征的场合提供降低成本的接收器。相对较高的S/N比通常是有线传输的情形，这时通常显示出比地面传输好的S/N比。所以在TCM编码增益和接收器复杂度以及成本方面加以折衷。如图30所示，限幅器188其特征在于，存在3个限幅级(-4，0和+4)。所接收的码元其级数比-4还要负，将由限幅器188作为位Y2Y1＝00来解码，-4和0之间的级作为位Y2Y1＝01来解码，0和+4之间的级作为位Y2Y1＝10来解码，比+4还要正的级作为位Y2Y1＝11来解码。
如先前所述，位Y2Y1由后编码器174A-174I其中相应一个变换为对位X2X1的估计。如图19所示的映射函数所示，可知道因为如前面所提及连续码元级由各位Z2Z1共同值表示，所以限幅器188对所接收的码元进行合适的解码。所以本发明该实施例就效果来说实施了一4级发送接收系统，提供作为8级TCM系统的等效位速率，但因未实现TCM编码增益而具有较差的S/N性能。
现在将讨论对通过梳形滤波器132的码元进行维特比解码的情形。虽然梳形滤波器132具有降低NTSC同频道干扰的理想效果，但在利用优化MLSE维特比解码来还原位X1和X2的场合也增加了优化MLSE维特比解码器166A-166I的复杂度(例如参见图27)。具体来说，优化MLSE维特比解码器必须不仅考虑编码器状态，而且考虑与其连接的特定梳形滤波器164A-164I的单个码元延迟器的状态。因为有4个编码器状态和4种可能的方法来输入每一状态(即对图17中格结构编码器154的每一状态有单个码元延迟器170的4种可能状态)，所以优化解码器必须处理一16状态的格结构。另外，鉴于仅有2个分支在没有梳形滤波器132的情况下输入各解码器状态，该解码器必须负责输入各状态的4个分支。
这样一种16状态解码器示于图31中，本质上复杂但其设计相对直接超前。具体来说，解码器的功能与图29所示相类似(因而采用相同参照标号)，因为必须生成15个分支量度而非刚才的4个，所以其复杂度大大增加。该分支量度表示所接收码元级和梳形滤波器132输出端的每一可能15构像位置之间的差(即8级码元的线性组合提供15个可能的输出电平)。
图32中的表示出一按照本发明的技术，用于降低用来从梳形滤波器164A-164I的输出还原位X1和X2的维特比解码器166A-166I其复杂度，从而降低其成本。通过如图17所示(用预编码器152)对位X2进行预编码这种简化，通过在形成解码器基础的格结构图构成过程中忽略从特定梳形滤波器164A-164I的单个码元延迟器170送至维特比解码器的某些状态信息来实现。具体来说，如下面将进一步说明的那样，按本发明该方面，解码的简化是通过仅考虑对特定梳形滤波器164A-164I单个码元延迟器170的8个可能状态其中子集a、b、c和d(参见图19中的映射功能)进行标识的信息来实现的。若单个码元延迟器170的输出由参照字母V来表示，该编码器和梳形滤波器的组合状态可表示为Q1(n)Q0(n)V1V0(n)，其中V1V0(n)等于子集Z1Z0(n-1)。也就是说，单个码元延迟器170的状态由前一码元的子集表示。
如图32中表所示，第一列表示时间n时该组合的编码器和梳形滤波器的状态(仅利用子集信息来表示单个码元延迟器170的状态)Q1Q0V1V0。如图所示，有下列8个可能的状态0000，0010，0100，0110，1001，1011，1101和1111。每一上述状态中，Q1＝V0。上述8个状态来自于图24表中给出格结构编码器154中的状态Q1Q0的最后2列和任意时间(n+1)梳形滤波器164A-164I(图27)其中一个的单个码元延迟器170输出端V的相关联V1V0子集。将会注意，时间(n+1)的V1V0子集与时间n的输出位Z1Z0相同(参见图24表中第3列)。该组合的编码器和梳形滤波器其每一状态Q1Q0V1V0在图32表中列出2次，输入位X1每一可能值列出一次(参见图32表中第3列)。图32表中第4列对每一编码器/频道状态和输入位X1每一值均表示时间n的子集Z1Z0。根据Z1＝X1和Z0＝Q0这些关系得到上述值。表中第1列的V1V0子集和表中第4列的Z1Z0子集均由图19中映射函数以及分别在图32表中第2列和第5列所示的子集标识符(a-d)所标识。
每一梳形滤波器164A-164I中线性求和器168的输出送至图27中维特比解码器166A-166I其中相应一个。该输出在图32中由字母U标识，并包括所接收码元值加上前一码元值。该U值按子集标识符(a-d)来说在图32表中第6列作为Z子集Z1Z0和V子集V1V0的和表示。因而，举例来说表中第1行时间n的U子集和集是(d+d)，第2行是(b+d)，依此类推。
图33中，U子集和集的可能值是通过将各V子集(a，b，c和d)与每一Z子集(a，b，c和d)相加得到的。具体来说，每一可能的Z子集沿图33的顶端由与相应子集的级相对应的涂黑圆圈来标识。举例来说，子集a包括8级当中的-1级和+7级，子集b包括-3级和+5级，依此类推。同样，每一可能的V子集则沿图33的左边框标识。图33内部示出将各个V子集与各个Z子集相加以得到U子集和集(U＝Z+V)的结果。例如，通过将Z子集的-1和+7的a子集级与V子集的-1和+7的a子集级相加得到U子集和集(a+a)(参见图32表中最后一行)，如图33内部左上角所示给出+14、+6和-2这3级。同样，通过将Z子集的-3和+5的b子集级与V子集的-1和+7的a子集级相加得到U子集和集(a+b)(参见图32表中第8行和第12行)，如图所示给出+12、+4和-4这3级，依此类推。若所发送信号加上一导频，图33所示集合中的幅度级(以及下面讨论的图34所示陪集)不再以0级为中心呈现对称，这是因为导频使得每一码元的幅度偏置了一规定数量。
对图33中所示的16个U子集和集的审视，显示每一个都属于7个此后称为陪集的共同子集和集其中的一个。图34所示的上述7个陪集，作为陪集A(U子集和集b+c与a+d)、B1(U子集和集c+c与b+d)、B2(U子集和集a+a)、C1(U子集和集c+d)、C2(U子集和集a+b)、D1(U子集和集b+d)、以及D2(U子集和集b+d与a+c)列出。各个U子集和集的该陪集而且在图32表中第7列中示出。将会注意到，每一陪集包括15个可能级其中的3个。
与图25表中最后2列相对应的图32表中最末一列表示时间(n+1)的编码器/梳形滤波器的状态Q1Q0V1V0。该表第1和最末列可用于构成一组合编码器/梳形滤波器的格结构状态变迁图。该格结构状态变迁图示于图35，由图32得到。图35中，不管V0因为它与Q1是重复的。格结构状态变迁图因而包括时间n的8个状态，2个分支发自各状态。各分支标注有输入位X1以及与相应变迁相关联的U陪集A、B1、B2、C1、C2、D1和D2。现可采用图35中的格结构(对每一维特比解码器166A-166I)来提供一降低复杂度的维特比解码器的基础，以便根据该单个码元延迟器等效梳形滤波器164A-164I的线性求和器168的输出U来估计输入位X1。
包括图31中优化维特比解码器一替代实施例的该解码器可采取图36所示维特比解码器的形式。用于实施该维特比解码器的装置可以与图29和图31中的解码器所用的相似，因而包括分支量度生成器ROM180、ACS单元182、通路量度存储的存储器184以及反向跟踪存储器186。
图36中解码器的情形下，该分支量度生成器ROM180编程为生成7个分支量度，每一分支量度表示梳形滤波器164A-164I其中一个的线性求和器168输出的码元级U与7个陪集A、B1、B2、C1、C2、D1和D2当中每一个的3个有效级中最近的一个之间的欧几里德距离的平方。举例来说，假定U级＝(-6)，所得到的7个分支量度便如下A＝22＝4；B1＝42＝16；B2＝42＝16；C1＝22＝4；C2＝22＝4；D1＝0；以及D2＝0。根据上述分支量度和图35中的格结构图，解码器提供从解码器进行的生存通路判定当中得知的对位X1的估计和相关的陪集(COSET)识别。
但还需要对输入位X2提供估计。该估计可响应图36中维特比解码器所提供的陪集(COSET)信息作出。通过如图17所示在输入位X2的通路中提供预编码器152来有利于对位X2进行这种估计的能力。具体来说，将会知道，该预编码器152配置成不论何时只要输入位X2(n)＝1，预编码器的对应输出位Y2(n)不同于前一输出位Y2(n-1)。也就是说，若Y2(n)Y2(n-1)，则X2(n)＝1。而且，若X2(n)＝0，则相对应输出位Y2(n)将等于前一输出位Y2(n-1)。也就是说，若Y2(n)＝Y2(n-1)，则X2(n)＝0。此外，参照图19中映射函数将会注意到，当Z2(即Y2)＝1时给出正级码元，而当Z2＝Y2＝0时则给出负级码元。
上述特性用于如图37所示估计位X2。梳形滤波器164A-164I的线性求和器168输出端的码元级U通过一延迟器192(选取为匹配维特比解码器166A-166I的延迟)加到多个(即7个)限幅器194其中一个输入端上。维特比解码器166A-166I输出端的该COSET识别信号加到限幅器194其中第2输入端上。对位X2的估计是由限幅器194通过在位X2解码为1的情况下判定梳形滤波器164A-164I的U码元级是否更为接近相应维特比解码器166A-166I输出的COSET识别信号所识别的陪集A、B1、B2、C1、C2、D1和D2其中一个的外围级(例如陪集A的+8或-8级)，或在位X2解码为0的情况下判定梳形滤波器164A-164I的U码元级是否更为接近所识别陪集的中间级(例如陪集A的0级)来显现。上述说明基于这样一种事实，即仅当预编码器152输出端的连续Y2位由数值Y2(n)＝1和Y2(n-1)＝0表征时结果为每一陪集的正值外围级(例如陪集A的+8)，仅当连续Y2位具有数值Y2(n)＝0或Y2(n-1)＝1时结果为每一陪集的负值外围级(例如陪集A的-8)，仅当连续Y2位由具有数值Y2(n)＝1且Y2(n-1)＝1或数值Y2(n)＝0且Y2(n-1)＝0时结果为每一陪集的中间级(例如陪集A的0)。上述靠后的两种情形，X2(n)＝0(因为Y2(n)＝Y2(n-1))。
最后将会理解，当用维特比解码器对梳形滤波器132的输出进行处理时在输入位X2的通路中包括预编码器152(图17)需要在所估计位X2的通路中结合一互补的后编码器190(图31)。因为所估计位X2是直接产生的，所以图37中该电路情形下不需要互补的后编码器。
再次参照图15b和图38中目前所示的9路维特比解码器138(与图12相类似)，这里经过TCM编码的起动码元、分段同步码元和数据码元被解码。9路维特比解码器138的输出包含送至起动码元及分段同步码元剥离器140的未经编码的起动码元、分段同步码元和数据码元。起动码元及分段同步码元剥离器140舍弃未经编码的起动码元和分段同步码元，仅让未经编码的数据码元传送给码元解交织器142。该码元解交织器142是一9×4分组解交织器，用于将未经编码的数据码元形成回到字节。全部运作均由帧同步和分段同步来同步。
部分I中参照图12讨论过图38中对9路维特比解码器138的定时。进出该解码器138的码元排序未改变。因而，解码器138按下列排序输出未经编码的码元…S0S1S2S300102030405060708001112131……20621983199320032013P0P1P2P320232033204320532063…由起动码元及分段同步码元剥离器140(在部分I中参照图11的起动码元及分段同步码元剥离器92讨论过)将未经编码的起动码元和未经编码的分段同步码元消除后，便给出如下排序…00102030405060708001112131…738390100…17091101…2062198319932003201320232033204320532063…图39所示的码元解交织器142包括输入转接器200和输出转接器202。码元解交织器142的运作在部分I中参照图13中码元解交织器94得到讨论。出自码元解交织器142的码元排序如下
[10111213][20212223]……[2060206120622063]至此仅说明了帧同步分段由图15a发送器中的帧格式化器124插入到码元流，并说明了帧同步分段由图15b接收器中的帧同步码元舍弃单元136舍弃。现在将说明发送器和接收器中对帧同步分段的处理。这里揭示的帧同步分段结构与ATSC数字电视标准和美国专利U.S.Pat.No.5,619,269中所讨论的很类似。接收器利用帧同步分段确定数据帧起始位置和VSB传输方式(参见美国专利U.S.Pat.No.5,745,528和上面部分I中的讨论)。帧同步分段包括在每一组288个数据分段之前由帧格式化器34插入码元流中的836个码元。如上面所示，该帧同步分段结构是[S0S1S2S3][ATSC PN序列][VSB方式][未规定码元][P0P1P2P3ddddd][S0S1S2S3]是包括+5-5-5+5分段同步波形的4个2级码元。PN序列则是包括与ATSC数字电视标准中相同的PN序列的700个2级码元。VSB方式编码包括24个2级码元，并在部分I中说明过。接下来的99个码元是2级未规定码元。帧同步分段的最后9个码元是8级码元[P0P1P2P3ddddd]，是引导帧同步分段的数据码元其最后9个经过TCM编码的码元的重复。没有对帧同步码元的TCM编码或里德-所罗门编码。应理解，最后9个帧同步码元(重复码元)在前一分段期间已经过TCM编码。
如图26所示，梳形滤波器132接收全部码元作为输入。梳形滤波器132的输出在836码元的帧同步分段期间被帧同步码元舍弃单元136所舍弃，输入转接器162和输出转接器172不切换。由于帧同步分段最后的重复码元，该帧同步分段后的第一数据分段的最初9个码元由梳形滤波器132有效地与前一帧最后数据分段的最后9个码元组合在一起。按此方法，梳形滤波器132就象帧同步分段不存在那样起作用，从而滤波器132仅对经过TCM编码的码元运作。这种运作对于上述梳形/维特比组合解码起到应有的作用是所需的。
上面就VSB数字电视系统对本发明进行了说明。但应意识到，本发明可用于诸如QAM和QPSK系统这类其他系统。因而将会理解，本发明只限于权利要求的限定。
权利要求
1.一种接收器，其特征在于，用于对包含起动码元、分段同步码元、以及数据码元的数字VSB信号进行接收和解码，其中所述起动码元、分段同步码元、以及数据码元是经过一格结构编码器编码的多级码元，其中在所述格结构编码器中每一所述起动码元与所述分段同步码元当中的一相应分段同步码元相组合以生成一具有一预定值的输出分段同步码元，其中所述接收器包括一调谐器，调谐到一选定频道；以及一格结构解码器，对该调谐频道中接收的所述起动码元、所述分段同步码元、以及所述数据码元进行解码。
2.如权利要求1所述的接收器，其特征在于，所述格结构解码器是一9路格结构解码器。
3.如权利要求1所述的接收器，其特征在于，所述格结构解码器生成各分支度量，并根据所述各分支度量确定每一所接收的起动码元、分段同步码元、以及数据码元的各位。
4.如权利要求3所述的接收器，其特征在于，所述格结构解码器生成4个分支度量，其中所述格结构解码器根据所述4个分支度量确定与每一所接收的起动码元、分段同步码元、以及数据码元对应的各位。
5.如权利要求4所述的接收器，其特征在于，所述各位是所估计位Y1和Y2，其中所述格结构解码器包括一配置为根据所述所估计位Y1和Y2生成各位X1和X2的后编码器。
6.如权利要求3所述的接收器，其特征在于，所述格结构解码器生成15个分支度量，其中所述格结构解码器根据所述15个分支度量确定与每一所接收的起动码元、分段同步码元、以及数据码元对应的各位。
7.如权利要求6所述的接收器，其特征在于，所述各位是所估计位Y1和Y2，其中所述格结构解码器包括一配置为根据所述所估计位Y1和Y2生成各位X1和X2的后编码器。
8.如权利要求1所述的接收器，其特征在于，所述格结构解码器生成一陪集识别信号。
9.如权利要求8所述的接收器，其特征在于，所述格结构解码器对每一所接收的起动码元、分段同步码元、以及数据码元确定一第一位，其中所述格结构解码器还包括多个限幅级集合，其中所述陪集识别信号选择所述各限幅级集合当中的一个限幅级集合，其中所选定的限幅级集合就每一所接收的起动码元、分段同步码元、以及数据码元对一第二位进行解码。
10.如权利要求9所述的接收器，其特征在于，所述格结构解码器还包括所述多个限幅级集合的一输入端处的一延迟器，其中所述延迟器是一与所述格结构解码器的一第二延迟器相匹配的第一延迟器。
11.如权利要求1所述的接收器，其特征在于，每一所述起动码元、所述分段同步码元、以及所述数据码元具有一与多个可能级其中一个相对应级，其中所述格结构解码器根据各陪集对所述起动码元、所述分段同步码元、以及所述数据码元进行解码，其中每一陪集包括一与所述起动码元、所述分段同步码元、以及所述数据码元的所述可能级相对应的各级的不同集合。
12.如权利要求11所述的接收器，其特征在于，仅有7个陪集由所述格结构解码器用于对所述起动码元、所述分段同步码元、以及所述数据码元进行解码。
13.如权利要求11所述的接收器，其特征在于，每一所述各陪集基于一正值梳形滤波器。
14.如权利要求11所述的接收器，其特征在于，每一所述各陪集仅包含3个等间隔级。
全文摘要
一种发送器所发送和接收器所接收的数据帧发送至8MHz频道。该数据帧包含多个数据分段，每一数据分段包含DS码元。该DS码元包括数据码元、起动码元和分段同步码元。发送器对数据码元、起动码元和分段同步码元进行格结构编码。接收器对数据码元、起动码元和分段同步码元进行格结构解码。数据帧还包含一方式控制ID，接收器将该ID用于对数据码元、起动码元和分段同步码元进行格结构解码。
文档编号H04N5/44GK1538742SQ20041004340
公开日2004年10月20日 申请日期2000年5月22日 优先权日1999年5月27日
发明者M·菲莫夫, M 菲莫夫, R·W·奇塔, 奇塔, W·E·布雷特尔, 布雷特尔 申请人:真尼诗电子有限公司