专利名称：数据发送设备和数据发送方法
技术领域：
本发明涉及数据发送设备和数据发送方法，具体而言，涉及发送并行数据的数据发送设备和数据发送方法。
背景技术：
数据发送设备将发送侧的并行数据发送到接收侧。
例如，在液晶显示设备(下文中称为“LCD模块”)中，6比特或8比特的并行数据用作红(R)、绿(G)和蓝(B)中每一颜色的数据。每一颜色的并行数据从发送侧的控制LSI发送到接收侧的驱动器LSI。
尤其是，该控制LSI将内置的发送器(Tx)的数据发送到并行信号线并且接收侧驱动器LSI借助于内置的接收机(Rx)接收并行信号线上的数据。在小型LCD模块的情况中，可以不将带有内置发送器的控制器LSI安装在LCD模块中。
日本未审专利申请公开号第2001-144620公开了如下的一种技术，即在经由多个信号线而执行并行数据发送的总线系统中，通过减少被发送的并行数据中所包含“0”或“1”出现的频率来减少多个信号线上出现的串扰噪声。
图6是日本未审专利申请公开号第2001-144620中出现的总线系统的发送侧的一部分电路图。在下文中，参考图6，将简要地描述日本未审专利申请公开号第2001-144620中出现的总线系统。
在日本未审专利申请公开号第2001-144620中出现的总线系统的情况下，发送侧EXOR门80-82将并行数据D00-D02发送到多个信号线。发送侧与多个信号线之间的接口是CMOS(电压)方法接口。
在发送侧，AND门83-85和NOR门86判断为发送而安排的并行数据中表示“0”的数据数量是否大于表示“1”的数据数量。然后EXOR门80-82基于NOR门86输出的判断结果来控制为发送而安排的并行数据的翻转，以致于并行数据中“0”或“1”出现的频率减小。
所以，EXOR门80-82的输出减少了“0”或“1”出现的频率，并且因此EXOR门80-82的输出改变的概率较低。为此原因，减少了多个信号线上出现的串扰噪声。
在执行并行数据发送的LCD模块中，由于灰度级数的增加和LCD模块较高的分辨率，被发送的数据值显著地增加。所以，在执行并行数据发送的LCD模块中，数据发送所需的发送线的数量增加，发送频率上升，并且流经信号线的总电流增加。
流经信号线的巨大数量电流的问题并不限于处理并行数据的LCD模块。其是执行并行数据发送的电子设备所共有的问题。
此外，在日本未审专利申请公开号第2001-144620中出现的总线系统的情况下，EXOR门80-82的输出改变的概率减少。所以，希望减少用于改变EXOR门80-82的输出的开关电流。
然而，在日本未审专利申请公开号第2001-144620中出现的总线系统的情况中，没有具体记载流经信号线的总电流的减少。
现在已经发现，传统数据发送设备不能够减少流经信号线的总电流。
发明内容
根据本发明的一个方面，提供一种经由多条信号线而将发送侧提供的多比特并行数据并行地发送到接收侧的数据发送设备，其中多比特的每一比特表示第一逻辑电平或第二逻辑电平；该数据发送设备包括并行数据控制单元，当并行数据中表示第一逻辑电平的比特数目等于或小于表示第二逻辑电平的比特数目，该并行数据控制单元输出并行数据，并且当表示第一逻辑电平的比特数目大于表示第二逻辑电平的比特数目时，该并行数据控制单元输出其每一比特的逻辑电平被翻转的并行数据，以及输出指示发送侧提供的并行数据是否被翻转的翻转信息；相应于并行数据控制单元输出的并行数据的每一比特的多条信号线；数据发送器部分，允许第一电流流到相应于并行数据控制单元输出的并行数据中表示第一逻辑电平的比特的信号线，并且允许比第一电流大的第二电流流到相应于并行数据中表示第二逻辑电平的比特的信号线；接收器部分，通过输出表示第一逻辑电平的比特以作为相应于流入第一电流的信号线的输出并且输出表示第二逻辑电平的比特以作为相应于流入第二电流的信号线的输出，而输出多比特的并行数据；以及并行数据供给控制单元，当翻转信息指示由发送侧所提供的并行数据被翻转时，该并行数据供给控制单元将数据接收器部分输出的并行数据的每比特的逻辑电平进行翻转的并行数据提供到接收侧，并且当翻转信息指示发送侧提供的并行数据没有被翻转时，该并行数据供给控制单元将数据接收器部分输出的并行数据提供到接收侧。
根据以上的发明，数据发送器部分允许第一电流流入与并行数据控制单元输出的并行数据中表示第一逻辑电平的比特相对应的信号线，并且允许比第一电流大的第二电流流入与并行数据中表示第二逻辑电平的比特相对应的信号线。
所以，并行数据控制单元的输出使得表示第二逻辑电平的比特的出现频率高于表示第一逻辑电平的比特的出现频率并且能够减少流经信号线的总电流。
根据以上的发明，能够有效地减小流经信号线的总电流。
根据本发明的另一方面，提供一种数据发送设备执行的数据发送方法，该数据发送设备将发送侧提供的多比特并行数据通过多条信号线而并行地发送到接收侧，其中多比特的每一比特表示第一逻辑电平或第二逻辑电平；该数据发送方法包括如此控制并行数据，以致于并行数据中表示第一逻辑电平的比特数目等于或小于表示第二逻辑电平的比特数目时，输出并行数据，并且当表示第一逻辑电平的比特数目大于表示第二逻辑电平的比特数目时，输出其每一比特的逻辑电平被翻转的并行数据，以及以致于输出指示发送侧提供的并行数据是否被翻转的翻转信息；如此发送数据，以致于允许第一电流流到相应于并行数据控制过程中输出的并行数据中表示第一逻辑电平的比特的信号线，并且允许比第一电流大的第二电流流到相应于并行数据控制过程中输出的并行数据中表示第二逻辑电平的比特的信号线；如此接收数据，以致于通过输出表示第一逻辑电平的比特以作为相应于流入第一电流的信号线的输出并且输出表示第二逻辑电平的比特以作为相应于多条信号线之中流入第二电流的信号线的输出，而输出多比特的并行数据；以及如此控制所供给的并行数据，以致于当翻转信息指示由发送侧所提供的并行数据被翻转时，将数据接收器部分输出的并行数据的每比特的逻辑电平进行翻转的并行数据提供到接收侧，并且当翻转信息指示发送侧提供的并行数据没有被翻转时，将数据接收步骤中输出的并行数据提供到接收侧。
根据以上的发明，能够有效地减小流经信号线的总电流。
根据发明的又一方面，提供一种单片上形成的驱动器电路，包括接收并行数据的多个数据端；接收所述并行数据的多个发送器电路，每一发送器电路控制其输出状态以响应相应并行数据的电平，一种输出状态相应于输出线上的电流状态，另一中输出状态相应于该输出线上高阻态；以及数据控制单元，接收所述并行数据并且基于该并行数据产生控制信号，相应地将所述控制信号施加到发送器电路，以便当在输出线上发送并行数据时减小流经输出线的电流。
根据发明的再一方面，提供一种数据发送设备，其通过多条信号线发送多比特的并行数据，其中多比特的每一比特表示第一逻辑电平或第二逻辑电平，该数据发送设备包括并行数据控制单元，当并行数据中表示第一逻辑电平的比特数目等于或小于表示第二逻辑电平的比特数目，该并行数据控制单元输出并行数据，并且当表示第一逻辑电平的比特数目大于表示第二逻辑电平的比特数目时，该并行数据控制单元输出其每一比特的逻辑电平被翻转的并行数据，以及输出指示发送侧提供的并行数据是否被翻转的翻转信息；以及数据发送器部分，允许第一电流流到相应于并行数据控制单元输出的并行数据中表示第一逻辑电平的比特的信号线，并且允许比第一电流大的第二电流流到相应于并行数据中表示第二逻辑电平的比特的信号线。
所以，并行数据控制单元的输出使得表示第二逻辑电平的比特的出现频率高于表示第一逻辑电平的比特的出现频率，从而能够减少流经信号线的总电流。
根据结合附图而进行的随后描述，本发明的上述和其他的目标、优点以及特征将变得更加的清楚，其中图1是示出本发明第一实施例的数据发送设备的结构图；图2是示出发送器电路和接收器电路实例的电路图；图3是示出发送器电路和接收器电路另一实例的电路图；图4是解释图1所示数据发送设备的操作的表格；
图5是解释传统数据发送设备的操作的比较实例的表格；图6是示出了传统数据发送设备的一部分电路图；图7是示出了使用发明第二实施例的数据发送设备的LCD面板的结构图；图8是示出图7所示LCD面板的驱动器IC的结构电路图；图9是示出图8所示数据发送器部分和数据接收器部分的结构电路图；以及图10是示出具有不同于具有图8所示驱动器IC的LCD面板结构的LCD面板的结构图。
具体实施例方式
第一实施例以下结合附图将描述本发明的第一实施例。
图1是示出本发明第一实施例的数据发送设备的结构图。
在图1中，本发明的数据发送设备包括构成发送侧的发送侧LSI1，并行数据控制单元2，数据发送器部分3，多个信号线4m(特别地，信号线41-49和信号线410)，数据接收器部分5，并行数据供给单元6以及构成接收侧的接收侧LSI 7。
发送侧LSI 1输出多比特的并行数据。在该实施例中，发送侧LSI1使用8比特并行数据以作为多比特的并行数据。此外，多比特并行数据不限于8比特并行数据，并且只要并行数据具有多个比特，所述多比特并行数据能够适当地改变。此外，例如，发送侧LSI 1可以输出液晶显示设备驱动数据以作为多比特并行数据。所以，能够减少液晶显示设备在其并行数据发送期间所消耗的电源总量。
发送侧LSI 1通过同时向每一信号线1n(特别是，信号线11-18)提供1比特数据而输出8比特并行数据。此外，多比特的每一比特表示第一逻辑电平(下文中称为“L”)或与“L”不同的第二逻辑电平(下文中称为“H”)。
发送侧LSI 1也向信号线19输出时钟信号，所述时钟信号调整读出8比特并行数据的定时。
当发送侧LSI 1提供的并行数据中表示“L”的比特数量等于或小于表示“H”的比特数量时，并行数据控制单元2输出由发送侧LSI 1提供的并行数据。
此外，当发送侧LSI 1提供的并行数据中表示“L”的比特数量大于表示“H”的比特数量时，并行数据控制单元2输出将发送侧LSI 1提供的并行数据的每一比特的逻辑电平进行翻转的并行数据。
并行数据控制单元2也输出指示发送侧LSI 1输出的并行数据的每一比特的逻辑电平是否被翻转的翻转信息。
尤其是，并行数据控制单元2包括比较器电路2a和多个EX-OR门2bn(特别是，EX-OR门2b1-2b8)。
在发送侧LSI 1输出的并行数据中表示“L”的比特数量等于或小于表示“H”的比特数量的情况中，比较器电路2a输出“H”，并且当表示“L”的比特数量大于表示“H”的比特数量时输出“L”。比较器电路2a的输出提供给EX-OR门2b1-2b8的翻转输入端2b11-2b81。
每一EX-OR门2bn连接到信号线。特别是，EX-OR门2b1的输入端2b12连接到信号线11。此外EX-OR门2b2的输入端2b22连接到信号线12，EX-OR门2b3的输入端2b32连接到信号线13，EX-OR门2b4的输入端2b42连接到信号线14，EX-OR门2b5的输入端2b52连接到信号线15，EX-OR门2b6的输入端2b62连接到信号线16。EX-OR门2b7的输入端2b72连接到信号线17，EX-OR门2b8的输入端2b82连接到信号线18。
所以，当比较器电路2a输出“H”时，EX-OR门2b1-2b8原样输出由发送侧LSI 1所输出的8比特并行数据，并且当比较器电路2a输出“L”时，EX-OR门2b1-2b8在将发送侧LSI 1输出的8比特并行数据的每比特的逻辑电平翻转之后输出并行数据。
当发送侧LSI 1输出的8比特并行数据中表示“L”的比特数量大于表示“H”的比特数量时，比较器电路2a输出“L”。因此，EX-OR门2b1-2b8的输出使得“H”的出现频率高于“L”的出现频率。
数据发送器部分3包括多个发送器电路3m(特别是，发送器电路31-39以及发送器电路310)。在该实施例中，数据发送器电路3包括用于发送并行数据的发送器电路31-38；用于发送翻转信息的发送器电路39，该翻转信息是比较器电路2a的输出；以及用于发送时钟信号的发送器电路310。此外，由“H”和“L”的组合来表示被提供给发送器电路310的时钟信号。
例如，通过N沟道OD(N沟道漏极开路)晶体管来构成每一发送器电路3m。
发送器电路31接收EX-OR门2b1的输出，发送器电路32接收EX-OR门2b2的输出，发送器电路33接收EX-OR门2b3的输出，并且发送器电路34接收EX-OR门2b4的输出，发送器电路35接收EX-OR门2b5的输出，发送器电路36接收EX-OR门2b6的输出，发送器电路37接收EX-OR门2b7的输出，以及发送器电路38接收EX-OR门2b8的输出。
此外，相应的发送器电路3m连接到信号线4m。尤其是，发送器电路31连接到信号线41，发送器电路32连接到信号线42，发送器电路33连接到信号线43，发送器电路34连接到信号线44，发送器电路35连接到信号线45，发送器电路36连接到信号线46，发送器电路37连接到信号线47，发送器电路38连接到信号线48，发送器电路39连接到信号线49，以及发送器电路310连接到信号线410。
当每一发送器电路3m接收“L”时，预定强度的电流(第一电流)流入连接到特殊发送器电路的信号线4m，并且当每一发送器电路3m接收“H”时，比预定电流强度的电流(第一电流)小的电流(第二电流)流入连接到特殊发送器电路的信号线4m。
在该实施例中，EX-OR门2b1-2b8的输出使得“H”出现的频率高于“L”出现的频率，并且因此能够减少流入多个信号线4m的总电流。
数据接收器部分5通过输出表示“L”的比特以作为相应于第一电流所流入的信号线的输出并且输出表示“H”的比特以作为相应于第二电流所流入的信号线的输出来输出多比特并行数据。
数据接收器部分5包括与多个信号线4m的数量相同的接收器电路5am(特别是，接收器电路5a1-5a10)以及与多个EX-OR门2bn的数量相同的锁存器电路5bn(特别是，锁存器电路5b1-5b8)。
相应的接收器电路5am连接到信号线4m，特别是，接收器电路5a1连接到信号线41，接收器电路5a2连接到信号线42，接收器电路5a3连接到信号线43，接收器电路5a4连接到信号线44，接收器电路5a5连接到信号线45，接收器电路5a6连接到信号线46，接收器电路5a7连接到信号线47，接收器电路5a8连接到信号线48，接收器电路5a9连接到信号线49，以及接收器电路5a10连接到信号线410。
当预定强度电流(第一电流)流入连接到特殊接收器电路的信号线4m时，每一接收器电路5am输出“L”，并且当比预定电流强度的电流(第一电流)小的电流(第二电流)流入连接到特殊接收器电路的信号线4m时，每一接收器电路5am输出“H”。
相应的锁存器电路5bn连接到任一接收器电路5a1-5a8。特别是，锁存器电路5b1接收接收器电路5a1的输出。此外，锁存器电路5b2接收接收器电路5a2的输出，锁存器电路5b3接收接收器电路5a3的输出，锁存器电路5b4接收接收器电路5a4的输出，锁存器电路5b5接收接收器电路5a5的输出，锁存器电路5b6接收接收器电路5a6的输出，锁存器电路5b7接收接收器电路5a7的输出，以及锁存器电路5b8接收接收器电路5a8的输出。
每一锁存器电路5bn锁存接收器电路5am的输出，特别是，特殊的锁存器电路使用接收器电路5a10的输出而接收发送侧LSI 1的时钟信号。结果，被锁存器电路5b1-5b8锁存的数据表示构成EX-OR门2b1-2b8的输出的并行数据。
当接收器电路5a9接收的翻转信息指示由发送侧LSI 1所提供的并行数据翻转时，并行数据供给控制单元6将数据接收器部分5所述输出的并行数据的每比特的逻辑电平被翻转后的并行数据提供给接收器侧LSI 7，并且当翻转信息指示发送侧LSI 1提供的并行数据没有翻转时，并行数据供给控制单元6将数据接收器部分5输出的并行数据提供到接收侧LSI 7。
并行数据供给控制单元6包括与多个锁存器电路5bn数量相同的EX-OR门6n(特别的，EX-OR门61-68)。
每一EX-OR门6n连接到锁存器电路5bn。尤其是，EX-OR门61的非翻转输入端611接收锁存器电路5b1的输出。此外，EX-OR门62的非翻转输入端接收锁存器电路5b2的输出，EX-OR门63的非翻转输入端接收锁存器电路5b3的输出，EX-OR门64的非翻转输入端接收锁存器电路5b4的输出，EX-OR门65的非翻转输入端接收锁存器电路5b5的输出，EX-OR门66的非翻转输入端接收锁存器电路5b6的输出，EX-OR门67的非翻转输入端接收锁存器电路5b7的输出，以及EX-OR门68的非翻转输入端接收锁存器电路5b8的输出。
接收器电路5a9的输出，特别是比较器电路2a的输出被提供到EX-OR门61的非翻转输入端612。接收器电路5a9的输出被提供到每一EX-OR门6n的非翻转输入端。因此，EX-OR门61-68并行输出的数据是由发送侧LSI 1输出的8比特并行数据。
接收侧LSI 7接收EX-OR门61-68并行输出的8比特并行数据。
图2示出了发送器电路3m、信号线4m以及接收器电路5am实例的电路图。
发送器电路3m1是从信号线19接收时钟信号的发送器电路310，并且发送器电路3m2是接收并行数据控制单元2的输出的发送器电路31-38之一。实际上，为了简化说明，除了图2仅示出的接收并行数据控制单元2的输出的发送器电路3m2之一之外，还存在接收并行数据控制单元2的输出的多个发送器电路3m2。
在图2中，发送器电路3m1包括p沟道MOS晶体管M1，n沟道MOS晶体管M2，n沟道MOS晶体管M3，以及翻转缓冲器INV3。所述P沟道MOS晶体管M1与n沟道MOS晶体管M3构成翻转器电路。
翻转缓冲器INV3的输入连接到输入端T1。
晶体管M1的源极连接到电源电压端VDD，翻转缓冲器INV3的输出被提供到晶体管M1的栅极，以及晶体管M1的漏极连接到晶体管M2的源极。晶体管M2的栅极连接到电压幅度限制偏置输入端T2，以及晶体管M2的漏极连接到晶体管M3的漏极和信号线4m的一端4m1。翻转缓冲器INV3的输出提供给晶体管M3的栅极并且晶体管M3的源极连接到接地端GND。电容Cp1是发送器电路3m1的输出寄生电容。
发送器电路3m2包括p沟道MOS晶体管M101，n沟道MOS晶体管M102，n沟道MOS晶体管M103，以及翻转缓冲器INV103。P沟道MOS晶体管M101和n沟道MOS晶体管M103构成翻转器电路。
发送器电路3m2与发送器电路3m1的构造相同。也就是说，发送器电路3m1的晶体管M1在发送器电路3m2中是晶体管M101，发送器电路3m1的晶体管M2在发送器电路3m2中是晶体管M102，和发送器电路3m1的翻转缓冲器INV3在发送器电路3m2中是翻转缓冲器INV103。电容Cp101是发送器电路3m2的输出寄生电容。
接收器电路5am1经由信号线4m或信号线410而连接到发送器电路3m1。接收器电路5am2经由信号线4m或信号线41-48之一而连接到发送器电路3m2。接收器电路5am1和5am2连接到偏置电路5d。此外，偏置电路5d包含于数据接收器部分5。
接收器电路5am1包括p沟道MOS晶体管M4，n沟道MOS晶体管M5，n沟道MOS晶体管M6，翻转缓冲器INV1，以及翻转缓冲器INV2。
晶体管M4的源极连接到电源电压端VDD，晶体管M4的栅极和晶体管M4的漏极连接到翻转缓冲器INV1的输入端。晶体管M5的源极连接到翻转缓冲器INV1的输入端，晶体管M5的栅极连接到偏置电路5d的输出端，晶体管M5的漏极连接到晶体管M6的漏极和信号线4m的另一端4m2。晶体管M6的栅极连接到恒定电流源偏置输入端T3，以及晶体管M6的源极连接到接地端GND。
翻转缓冲器INV1的输出端连接到翻转缓冲器INV2的输入端。翻转缓冲器INV2的输出是接收器电路5am1的输出。此外，翻转缓冲器INV2的输出被输入到偏置电路5d。电容Cp2是接收器电路5am1的输入寄生电容。
接收器电路5am2包括p沟道MOS晶体管M104，n沟道MOS晶体管M105，n沟道MOS晶体管M106，翻转缓冲器INV101以及翻转缓冲器INV102。
接收器电路5am2与接收器电路5am1的构造相同。也就是说，接收器电路5am1的晶体管M4是接收器电路5am2中的晶体管M104，接收器电路5am1的晶体管M5是接收器电路5am2中的晶体管M105，接收器电路5am1的晶体管M6是接收器电路5am2中的晶体管M106，接收器电路5am1的翻转缓冲器INV1是接收器电路5am2中的翻转缓冲器INV101，以及接收器电路5am1的翻转缓冲器INV2是接收器电路5am2中的翻转缓冲器INV102。电容Cp102是发送器电路5am2的输入寄生电容。此外，在接收器电路5am2中，翻转缓冲器INV102的输出不提供给偏置电路5d。
发送器电路3m1和发送器电路3m2以相同的尺寸和相同的布置而构成。此外，接收器电路5am1与接收器电路5am2的结构具有相同的尺寸和相同的布置。
公共电压VB2被提供到接收器电路5am1的恒定电流源偏置输入端T3并且还被提供到接收器电路5am2的恒定电流源偏置输入端T3，晶体管M6和晶体管M106构成恒定电流电路。
公共电压VB1被提供到发送器电路3m1的电压幅度限制偏置输入端T2并且还被提供到发送器电路3m2的电压幅度限制偏置输入端T2。从而，当提供到输入端T1的比特表示“H”时，发送器电路3m1和发送器电路3m2能够使得信号线4m的一端4m1的电位低于电源电压VDD的电位。此外，当提供到输入端T1的比特表示“H”时，流经信号线4m的电流强度能够被限制。
此外，实际上，当输入端T1提供的是“H”时，通过连接到信号线4m相应端的发送器电路3m和接收器电路5am来确定施加到信号线4m上的电压。
接收器电路5am1的晶体管M5和接收器电路5am2的晶体管M105起到电子开关的作用。根据晶体管M5和M105的开关操作以及发送器电路3m的输入端T1的输入来形成接近于电源电压VDD或接近于GND端电平的节点N2和节点N102的电位。
包含于接收器电路5am1的晶体管M4和M5以及包含于接收器电路5am2的晶体管M104和M105也具有例如几k欧姆电阻的作用，也就是说，作为电流限制元件。
翻转缓冲器INV1和翻转缓冲器INV101大体上执行波形生成。
偏置电路5d包括差分输入电路5d1和电容器C11。
差分输入电路5d1包括p沟道MOS晶体管M11，p沟道MOS晶体管M12，n沟道MOS晶体管M13，n沟道MOS晶体管M14，n沟道MOS晶体管M15，以及翻转缓冲器INV11。
晶体管M11的栅极成为差分输入电路5d1的一个输入端，并且翻转缓冲器INV11的一个输入端成为该差分输入电路5d1的另一输入端。翻转缓冲器INV11的输出端连接到晶体管M12的栅极。
接收器电路5am1的输出被输入到偏置电路5d的输入端5da。
当晶体管M12处于ON状态，电容器C11积聚电荷，并且当晶体管M11处于ON状态时，通过晶体管M14和M15而对电容器C11中积聚的电荷进行放电。
在该实施例中，为了提供占空比＝50％(duty＝50％)的偏置电路5d输出，晶体管M11和晶体管M12具有相同的尺寸和相同的布置，并且晶体管M13和晶体管M14具有相同的尺寸和相同的布置。此外，晶体管M15具有电子开关的功能，并且接收器电路5am1防止了在高频处的自振荡。
偏置电路5d的输出被提供给接收器电路5am1的晶体管M5的栅极并且被提供到接收器电路5am2的晶体管M105的栅极。
接下来，将描述图2所示的电路的操作。
首先，当提供于发送器电路3m1的输入端T1的是“H”时，偏置电路5d的电容器C11积聚电荷直至电压达到电源电压VDD。
此后，当占空比为50％的时钟信号提供到发送器电路3m1的输入端T1时，电容器C11的电压下降到允许接收器电路5am1输出占空比为50％的信号的值。
通过将偏置电路5d的输出提供给晶体管M5的栅极和晶体管M105的栅极，而能够调整输入到翻转缓冲器INV1和翻转缓冲器INV101的电位。因此，当信号线4m的另一端4m2的电位不适合作为翻转缓冲器INV1的输入电平和翻转缓冲器INV101的输入电平时，能够调整信号线4m的另一端4m2的电位以适合作为翻转缓冲器INV1的输入电平和翻转缓冲器INV101的输入电平。结果，能够使得接收器电路的输出稳定。
接下来，将描述偏置电路5d的输出处于稳定状态下的操作。此外，下文中还描述了发送器电路3m1和接收器电路5am1的操作，并且发送器电路3m2和接收器电路5am2的操作是相同的。
当“H”被提供到发送器电路3m1的输入端T1时，信号线4m的一端4m1的电位是一种从电源电压VDD下降相应于晶体管M2的电压而得到的电位。也就是说，n沟道MOS晶体管M2具有阻抗调整MOS晶体管的作用。因此，电流在箭头A的方向上流入信号线4m。通过信号线4m的电流经由构成恒定电流源的晶体管M6而流到GND端。
在此，翻转缓冲器INV1的输入是“H”并且接收器电路5am1的输出是“H”。此外，由于晶体管M4处于OFF状态，通过构成恒定电流源的晶体管M6而限制了流经信号线4m的电流(第二电流)强度。
同时，当“L”被提供到发送器电流3m1的输入端T1时，信号线4m的一端4m1的电位是GND-电平电位。为此原因，翻转缓冲器INV1的输入是“L”。因此，晶体管M4处于ON状态，并且电流(第一电流)按照箭头B的方向流入信号线4m。在此，构成恒定电流源的晶体管M6没有限制流经信号线4m的电流(第一电流)强度。
因此，在该实施例的情况中，因为能够减小流经构成恒定电流源的晶体管M6的电流强度，所以当“L”被提供到发送器电流3m1的输入端T1时，流到信号线4m的电流(第一电流)强度变得大于当“H”被提供到发送器电流3m1的输入端T1时流到信号线4m的电流(第二电流)强度。例如，当“L”被提供到发送器电流3m1的输入端T1时流到信号线4m的电流(第一电流)强度两倍或更多倍于当“H”被提供到发送器电流3m1的输入端T1时流到信号线4m的电流(第二电流)强度。
图3示出了关于发送器电路3m、信号线4m以及接收器电流5am另一实施例的电路图。此外，在图3中，已经将相同参考符号指定给与图2所示部分相同构造的那些部分。此外，以下将描述发送器电路3m1和接收器电路5am1的操作，并且发送器电路3m2和接收器电路5am2具有与之相同的操作。
在图3所示的电路中，当输入端T1的输入是“H”时，信号线4m的一端的电位是VDD，然后晶体管M4处于ON状态。因此，预定强度的电流(第一电流)按照箭头A的方向流入信号线4m并且接收器电路5am的输出是“H”。
另一方面，当输入端T1的输入是“L”时，信号线4m的一端的电位超过GND电平相应于晶体管M2的阻抗的程度，并且因此晶体管M4处于OFF状态。因此，其强度受限于晶体管M6的电流(第二电流)在箭头B的方向上流入信号线4m，然后接收器电路5am输出“L”。
此外，由于图3所示的电路的操作基本上与图2所示构造的操作相同，因此在此忽略前者的详细操作。
如果采用图2或图3所示的构造，那么数据发送设备可以是一种半导体器件。
图4是一解释图1所示数据发送设备操作的表格。以下将结合图4来描述数据发送设备的操作。
如图4所示，当8比特并行数据中表示“H”的比特数目等于或大于4时，比较器电路2a输出“H”。从而，并行数据控制单元2将发送侧LSI 1输出的并行数据的每比特的逻辑电平输出到数据发送器部分3，而不改变相应的逻辑电平。
在此，当“L”被提供给以发送器电路3m时，流到单个信号线的电流(第一电流)强度是i。当8比特并行数据中表示“H”的比特数目等于或大于4时，流经信号线41-49的总电流强度的最大值是4i。也就是说，当表示“H”的比特数目等于4并且表示“L”的比特数目也是4时，那么流经信号线41-49的总电流是最大值4i。此外，在该表格中，当“H”比特被提供给一发送器电路3m时，如此设置发送器电路和接收器电路以致于流到单个信号线的电流强度基本上为零。
此外，当8比特并行数据中表示“H”的比特数目小于4时，比较器电路2a输出“L”。也就是说，当表示“H”的比特数目等于3并且表示“L”的比特数目等于5时，那么流经信号线41-49的总电流是最大值4i。因此，并行数据控制单元2将发送侧LSI 1输出的并行数据的每比特的逻辑电平翻转后的并行数据输出到数据发送器部分3。
因此，当8比特并行数据中表示“H”的比特数目小于4时，流经信号线41-49的总电流强度的最大值是4i。
图5是一解释传统数据发送设备中由发送侧LSI提供的并行数据被输出到发送器电路的情况中流经信号线的总电流值的表格。
如图5所示，发送侧LSI 1提供的并行数据被输出到发送器侧电路时，那么流经信号线41-49的总电流的最大值是8i。
根据给实施例，数据发送器部分3允许第一电流流到与表示并行数据控制单元2输出并行数据中的第一逻辑电平的比特相应的信号线，并且允许强度小于第一电流的第二电流流到与表示并行数据中第二逻辑电平的比特相应的信号线。
当并行数据中表示第一逻辑电平的比特数目等于或小于表示第二逻辑电平的比特数目时，并行数据控制单元2输出并行数据，并且当表示第一逻辑电平的比特数目大于表示第二逻辑电平的比特数目时，并行数据控制单元2输出并行数据每比特的逻辑电平进行翻转的并行数据。为此原因，并行数据控制单元2的输出使得表示第二逻辑电平的比特的出现频率高于表示第一逻辑电平的比特的出现频率，借此能够减小流经信号线的总电流。
此外，如果所提供的第一电流强度两倍或多倍于第二电流强度，那么能够有效地减小流经信号线的总电流。
此外，如果发送侧提供液晶显示设备驱动数据以作为多比特并行数据，那么在液晶显示设备中能够减小并行数据发送期间的功率消耗。
该实施例对于发送频率不特别的高并且消耗电流减小很重要的移动应用来说是一种非常有效的信号发送方法。
而且，该实施例使得实施较低功率消耗成为可能，并且因此不但对于数据发送设备是有利的，而且有利于包括该实施例数据发送设备的电子设备减小消耗的功率或有利于包括该实施例数据发送设备的电池驱动器设备驱动更长时间。
第二实施例以下解释数据发送设备的第二实施例。该数据发送设备用于LCD面板的驱动器IC。如图7所示，多个驱动器IC201贴装在LCD面板200上。传输线202形成在LCD面板200上，其中多个驱动器IC202串联连接。每一驱动器IC201包括该发明数据发送设备的发送器部分和接收器部分。在相邻驱动器IC201之间发送和接收数据。特别是，一驱动器IC201的发送器部分发送的数据被相邻驱动器IC201的接收器部分所接收。这样，通过传输线202而从上游驱动器IC201向下游驱动器IC201顺序地发送数据。
图8示出了在图7所示LCD面板200上贴装的两个相邻驱动器IC201的结构的电路图。驱动器IC201中数据发送设备的构造基本上与第一实施例的构造相同，并且忽略多余的解释。每一驱动器IC201具有相同的构造。所以，每一数据接收器部分和每一数据发送器部分具有相同的结构。从而，图8简化相同的元件。可以在驱动器IC201的最上游形成并行数据控制单元2。在该情况中，驱动器IC201最上游处的并行数据控制单元2所输出的翻转信息被发送到下游处的所有驱动器IC201。每一驱动器IC201基于该翻转信息而控制数据。多个信号线41-410形成图7所示的传输线202。图8所示的驱动器IC的每一个设计为单片。
图9示出了数据发送器部分3的发送器电路31和数据接收器部分5的接收器电路5a1的结构的电路图。发送器电路32-310以及接收器电路5a2-5a10具有相同的结构，因此忽略其说明。在该实施例中，发送器电路31具有N沟道漏极开路晶体管100。将EX-OR门2b1的输出输入到构成发送器电路31的N沟道漏极开路晶体管100的栅极。N沟道漏极开路晶体管100的源极连接到GND，N沟道漏极开路晶体管100的漏极连接到信号线41。所以，当来自于EX-OR门2b1的信号的逻辑电平是高电平时，抽取电流。所以，电流If经由信号线41从接收器电路5a1流到发送器电路31。另一方面，当来自于EX-OR门2b1的信号的逻辑电平是低电平时，输出处于高阻态。所以，没有电流流经信号线41。在图9中，300和301是P沟道MOS晶体管，302-305是N沟道MOS晶体管。
我们作出以下定义“L”意指信号线4上抽取电流，并且“H”意指设置信号线4为高阻态。并行数据控制单元2基于多个输出中表示“L”的比特的数量而对数据进行翻转或按原样输出。特别是，如果提供给并行数据控制单元2的并行数据中表示“L”的比特数量大于表示“H”的比特数量，那么并行数据控制单元2对每一比特进行翻转并且输出被翻转的数据。另一方面，如果表示“L”的比特数量等于或小于表示“H”的比特数量，那么并行数据控制单元2不对比特进行翻转，而是按原样输出数据。这样减少了从并行数据控制单元2输出的数据中表示“L”的比特数量。由于输出具有表示“H”的比特而处于高阻态，因此减小电流是可能的。同时，该设备输出指示数据是否被翻转的翻转信息。该设备包括图9所示的多个发送器电路和接收器电路，并且其并行输出数据。
在发送8比特并行数据的情况中，该设备包括总数为10个的发送器电路其中8个连接到8比特并行数据线，1(发送器电路310)个用于发送时钟信号，以及一个(发送器电路39)用于发送翻转信息。发送器电路31-310中的每一个发送器电路由N沟道漏极开路晶体管构成。相似的，该设备包括总数为10的接收器电路。
例如，如果表示“L”的比特数量等于0，(信号线11-18上的所有信号是低电平)，那么比较器电路2a输出高电平。EX-OR门从比较器电路21中接收作为数据的低电平信号和高电平翻转信号。所以，EX-OR门输出低电平信号。来自于发送器电路的数据被发送到接收器电路而没有被翻转。所以，N沟道漏极开路晶体管100没有导通，从而不存在流经传输线202的发送电流。另一方面，如果表示“L”的比特数量是8，(信号线11-18上的所有信号是高电平)，那么比较器电路输出低电平。在该情况下，对被发送的数据进行翻转，并将所有8比特传输线41-48改变到“H”。所以，没有发送电路流经传输线202。然后接收器电路通过EX-OR电路61-68等等而将被翻转的数据转变回其原始状态。
该实施例的数据发送设备也可应用到具有图10所示结构的LCD面板。来自于CPU204的显示数据输入到控制器LSI 205。该控制器LSI205包括上述的发送器电路3和比较器电路2a。控制器LSI 205使用上述数据发送方法将发送数据以及比较器2a所输出的翻转信息一起输出到驱动器LSI 206。驱动器LSI 206根据翻转信息而对数据进行翻转或按原样输出数据，并且将该数据发送到LCD面板201。使用这种结构的数据发送设备允许减少流经信号线的总电流。
很明显，本发明并非限于以上实施例，可以修改和改变而不脱离发明的范围和精神。
权利要求
1.一种经由多条信号线而将发送侧提供的多比特并行数据并行地发送到接收侧的数据发送设备，多比特的每一比特表示第一逻辑电平或第二逻辑电平，该数据发送设备包括并行数据控制单元，当并行数据中表示第一逻辑电平的比特数目等于或小于表示第二逻辑电平的比特数目，该并行数据控制单元输出并行数据，并且当表示第一逻辑电平的比特数目大于表示第二逻辑电平的比特数目时，该并行数据控制单元输出将其每一比特的逻辑电平翻转的并行数据，以及输出指示发送侧提供的并行数据是否被翻转的翻转信息；相应于并行数据控制单元输出的并行数据的每一比特的多条信号线；数据发送器部分，允许第一电流流到相应于并行数据控制单元输出的并行数据中表示第一逻辑电平的比特的信号线，并且允许比第一电流大的第二电流流到相应于并行数据中表示第二逻辑电平的比特的信号线；数据接收器部分，通过输出表示第一逻辑电平的比特以作为相应于流入第一电流的信号线的输出并且输出表示第二逻辑电平的比特以作为相应于流入第二电流的信号线的输出，而输出多比特的并行数据；并行数据供给控制单元，当翻转信息指示由发送侧所提供的并行数据被翻转时，该并行数据供给控制单元将数据接收器部分输出的并行数据的每比特的逻辑电平进行翻转的并行数据提供到接收侧，并且当翻转信息指示发送侧提供的并行数据没有被翻转时，该并行数据供给控制单元将数据接收器部分输出的并行数据提供到接收侧。
2.根据权利要求1的数据发送设备，其中数据发送器部分使得第一电流的强度两倍或更多倍于第二电流的强度。
3.根据权利要求1的数据发送设备，其中发送侧提供液晶显示设备驱动数据以作为多比特的并行数据。
4.根据权利要求1的数据发送设备，其中数据发送器部分包括分别与多条信号线相对应的多个发送器电路，所述多个发送器电路的每一发送器电路包括翻转器电路，该翻转器电路包括p沟道MOS晶体管和n沟道MOS晶体管，其中翻转器电路的输入端接收与翻转器电路相对应的信号线所对应的比特信息，并且翻转器电路的输出端连接到与翻转器电路相对应的信号线的一端；以及数据接收器电路包括分别与多条信号线相对应的多个接收器电路，该多个接收器电路的每一接收器电路包括恒流电路，该恒流电路的一端连接到与之相对应的信号线的另一端，该恒流电路的另一端连接到电源的一个电势侧；带有沟道的开关MOS晶体管，其与发送器电路包括的翻转器电路中其源极连接到电源的另一电势侧的晶体管相同，与对应于接收器电路的信号线的另一端上电位相对应的电位提供给该开关MOS晶体管的栅极以及漏极，该开关MOS晶体管的源极连接到电源的另一电势侧；第一翻转缓冲器，其中与与其对应的信号线另一端的电位相对应的电位提供到第一翻转缓冲器的输入端；第二翻转缓冲器，对第一翻转缓冲器的输出翻转。
5.根据权利要求4的数据发送设备，其中多个发送器电路的每一发送器电路进一步包括阻抗调整MOS晶体管，用于调整阻抗值并且位于一晶体管的漏极和翻转器电路的输出端之间，该晶体管的源极连接到翻转器电路中电源另一电势侧。
6.根据权利要求4的数据发送设备，其中多个接收器电路的每一接收器电路进一步包括电位调整部分，接收电位调整信号，基于该电位调整信号而调整对应于接收器电路的信号线的另一端的电位，并且将被调整过的电位提供到第一翻转缓冲器的输入端以及开关MOS晶体管的栅极和漏极。
7.根据权利要求5的数据发送设备，其中多个接收器电路的每一接收器电路进一步包括电位调整部分，接收电位调整信号，基于该电位调整信号而调整对应于接收器电路的信号线的另一端的电位，并且将被调整过的电位提供到第一翻转缓冲器的输入端以及开关MOS晶体管的栅极和漏极。
8.一种数据发送设备执行的数据发送方法，该数据发送设备将发送侧提供的多比特并行数据通过多条信号线而并行地发送到接收侧，多比特的每一比特表示第一逻辑电平或第二逻辑电平，该数据发送方法包括控制并行数据，以致于当并行数据中表示第一逻辑电平的比特数目等于或小于表示第二逻辑电平的比特数目时，输出并行数据，并且当表示第一逻辑电平的比特数目大于表示第二逻辑电平的比特数目时，输出其每一比特的逻辑电平被翻转的并行数据，以及以致于输出指示发送侧提供的并行数据是否被翻转的翻转信息；发送数据，以致于第一电流流到相应于并行数据控制中输出的并行数据中表示第一逻辑电平的比特的信号线，并且比第一电流大的第二电流流到相应于并行数据控制中输出的并行数据中表示第二逻辑电平的比特的信号线；接收数据，以致于通过输出表示第一逻辑电平的比特以作为相应于多条数据线中第一电流流过的信号线的输出并且输出表示第二逻辑电平的比特以作为相应于多条信号线中第二电流流过的信号线的输出，而输出多比特的并行数据；以及控制并行数据的供给，以致于当翻转信息指示由发送侧所提供的并行数据被翻转时，将接收数据输出的并行数据的每比特的逻辑电平进行翻转的并行数据提供到接收侧，并且当翻转信息指示发送侧提供的并行数据没有被翻转时，将数据接收步骤中输出的并行数据提供到接收数据。
9.根据权利要求8的数据发送方法，其中，在数据发送过程中，使得第一电流的强度两倍或更多倍于第二电流的强度。
10.根据权利要求8的数据发送方法，其中发送侧提供液晶显示设备驱动数据以作为多比特的并行数据。
11.根据权利要求9的数据发送方法，其中发送侧提供液晶显示设备驱动数据以作为多比特的并行数据。
12.一种单片上形成的驱动器电路，包括接收并行数据的多个数据端；接收所述并行数据的多个发送器电路，每一发送器电路控制其输出状态以响应相应并行数据的电平，一种输出状态相应于输出线上的电流状态，另一中输出状态相应于该输出线上高阻态；以及数据控制单元，接收所述并行数据并且基于该并行数据产生控制信号，相应地将所述控制信号施加到发送器电路，以便当在输出线上传送并行数据时减小流经输出线的电流。
13.一种数据发送设备，其通过多条信号线发送多比特的并行数据，多比特的每一比特表示第一逻辑电平或第二逻辑电平，该数据发送设备包括并行数据控制单元，当并行数据中表示第一逻辑电平的比特数目等于或小于表示第二逻辑电平的比特数目，该并行数据控制单元输出并行数据，并且当表示第一逻辑电平的比特数目大于表示第二逻辑电平的比特数目时，该并行数据控制单元输出其每一比特的逻辑电平被翻转的并行数据，以及输出指示发送侧提供的并行数据是否被翻转的翻转信息；数据发送器部分，允许第一电流流到相应于并行数据控制单元输出的并行数据中表示第一逻辑电平的比特的输出线，并且允许比第一电流大的第二电流流到相应于并行数据中表示第二逻辑电平的比特的输出线。
14.根据权利要求13的数据发送设备，其中该数据发送器部分进一步包括N沟道漏极开路晶体管。
全文摘要
数据发送设备发送多比特的并行数据。该数据发送设备包括并行数据控制单元，当表示第一逻辑电平的比特数目大于表示第二逻辑电平的比特数目时，该并行数据控制单元输出并行数据每一比特的逻辑电平被翻转的并行数据；数据发送器部分，允许第一电流流到相应于并行数据控制单元输出的并行数据中表示第一逻辑电平的比特的信号线；以及并行数据供给控制单元，将其每比特的逻辑电平被翻转的并行数据提供给接收侧。
文档编号H04L25/02GK1627281SQ20041010069
公开日2005年6月15日 申请日期2004年12月8日 优先权日2003年12月8日
发明者遊佐和幸 申请人:恩益禧电子股份有限公司