专利名称：对抗寄生耦合的箝位电路的制作方法
技术领域：
本发明涉及箝位器电路，具体地说涉及用于集成电路上的信号线(诸如芯片上总线的信号线)的箝位器电路。
随着集成电路尺度的不断缩小，在芯片上提供了越来越高的密度，因此芯片上互联线变得越来越窄。另外，芯片上互联线的高度往往没有随所述互联线的宽度线性地缩小，因此它们的高宽比变大。这往往导致与相邻线的耦合电容增大，从而又引起线之间的增加的串扰。因为这些恶化的效应，保持通信总线的信号完整性变得成问题。
众所周知，可以使用转发器电路来提高信号完整性。然而，只使用转发器电路不能提供针对以上提到的问题的解决方案，因为在线的接收端仍旧可能出现假信号(glitch)，这会导致逻辑错误和较高的功率耗散。
本发明的一个目的是提供一种用于集成电路上的信号线(例如芯片上总线的信号线)的箝位器电路，其有助于克服以上提到的缺点。
按照本发明的第一方面，提供了一种用于集成电路的信号线的箝位器电路，该箝位器电路包括-一个输入连接端，用于接收相应于信号线上的信号的输入信号；-一个输出连接端，用于提供用于箝位信号线上的信号的输出信号；其特征在于，该电路包括用于接收一个或多个干扰信号(aggressor signal)的装置和用于按照该输入信号与一个或多个干扰信号的状态来选择性地使能输出信号的装置。
按照本发明的第二方面，提供了一种用于箝位集成电路的信号线上的信号的方法，该方法包括以下步骤-接收相应于信号线上的信号的输入信号；-提供用于箝位信号线上的信号的输出信号；其特征在于按照该输入信号与一个或多个干扰信号的状态来选择性地使能输出信号的步骤。
按照本发明的另一个方面，提供了一种具有如在各权利要求中规定的一个或多个箝位器电路的集成电路。
各有利的实施例由附属权利要求规定。
为了更好地了解本发明和更加清楚地显示可以如何实施本发明，现在将以举例的方式参照附图，其中
图1显示按照本发明的箝位器电路的框图；图2显示箝位器电路可以如何使用于芯片上总线的信号线；图3显示按照本发明一个实施例的箝位器电路的另外的细节；图4显示用于图3的箝位器电路的选择电路；图5显示用于图3的箝位器电路的偏置电路；图6显示在最小线宽下对于不同方案的峰值串扰对线间距的仿真结果；图7显示在最小线间距下对于不同方案的峰值串扰对线宽的仿真结果；图8显示一阶串扰；图9显示二阶串扰；以及图10显示三阶串扰。
图1显示按照本发明的箝位器电路1的框图。该箝位器电路接收来自被箝位的信号线(即受扰线(victimwire))的输入信号3(Vin)。箝位器电路1也接收来自干扰线的干扰信号5、7，干扰线是可以潜在地在受扰线上感生串扰的信号线。为了箝位受扰线，根据输入信号3和干扰信号5、7的逻辑状态，选择性地使能输出信号9。
不像被设置在所考虑的线的路径上的传统转发器电路，箝位器电路1被连接到受扰线，以使得输入信号3和输出信号9被连接到所考虑的线上的同一点。
干扰信号5、7优选地取自受扰线的中间干扰线，例如在芯片上总线上的中间邻线。然而，将会看到，干扰信号5、7也可取自对于所考虑的信号线有恶化影响的其它信号线。例如，干扰信号可以取自不同于中间邻线的线，或取自在信号线的平面之上或之下的金属平面上的信号线。
图2显示在总线系统(例如芯片上总线)中箝位器电路1的布置。箝位器电路1接收来自受扰线的中间邻线的第一和第二干扰信号5、7。另外，该箝位器电路被安排成使得输入信号3和输出信号9被连接到受扰线上的同一点11。
优选地，箝位器电路被放置在其中出现最大串扰噪声(或峰值噪声电压)的所考虑的信号线的接收端附近。箝位器电路1具有帮助受扰线上的驱动器以更快的速率将感生电荷放电、从而导致较低数值的峰值串扰噪声的优点。
优选地，箝位器电路1在并行转发器插入与交错转发器插入方法中被放置在每个线段的末端。
箝位器电路1具有当相反的跳变在干扰线和受扰线上同时出现时加速切换受扰线的优点，正如后面在本申请中更详细地描述的那样。所以，箝位器电路减少最坏情形的延时和改善信号完整性。同时，虽然箝位器电路增加典型情形的延时，但这不影响芯片上总线的最大通信速度，前提是典型情形的延时小于最坏情形的延时。
图3显示按照本发明的优选实施例的箝位器电路的另外的细节。箝位器电路1接收来自要被箝位的信号线的输入信号3，以及产生用于箝位该信号线的输出信号9。
箝位器电路1包括一个倒相电路和一个箝位级17。优选地，该倒相电路包括第一和第二倒相级13、15。倒相级13、15被设计成分别用于低和高的切换阈值。第一倒相级13包括PMOS晶体管19(M1)和NMOS晶体管21(M2)。PMOS晶体管19的源极被连接到电源电压Vdd，而漏极被连接到NMOS晶体管21的漏极。晶体管19(M1)的体-源极被短路在一起。PMOS和NMOS晶体管19、21的栅极被连接在一起，以及接收相应于所考虑的信号线的电压Vin的输入信号3。晶体管19、21的漏极连接端被连接到在箝位级17的上拉路径中的PMOS晶体管27(M5)的栅极。NMOS晶体管21的源极被连接到地。
类似于以上情形，第二倒相级15包括PMOS晶体管23(M3)和NMOS晶体管25(M4)。PMOS晶体管23的源极被连接到电源电压Vdd，而漏极被连接到NMOS晶体管25的漏极。晶体管25(M4)的体-源极被短路。PMOS和NMOS晶体管23、25的栅极被连接在一起，以及接收相应于所考虑的信号线的电压Vin的输入信号3。晶体管23、25的漏极连接端被连接到在箝位级17的下拉路径中的NMOS晶体管33(M8)的栅极。NMOS晶体管25的源极被连接到地。
第一和第二倒相级13、15的低和高的切换阈值是按照在特定的线段上观察到的最大串扰峰值进行选择的。例如，所述低和高的切换阈值典型地分别为400毫伏和700毫伏。这意味着，当干扰信号切换时，倒相级13(具有低的切换阈值)和15(具有高的切换阈值)将不会由于串扰而切换。
箝位级17包括包括PMOS晶体管27、29的上拉路径和包括NMOS晶体管31、33的下拉路径。PMOS晶体管27(M5)的源极被连接到Vdd，其漏极被连接到PMOS晶体管29(M6)。如上所述，PMOS晶体管27的栅极被连接到第一倒相级13中的晶体管19、21的漏极连接端。PMOS晶体管29的栅极接收控制信号“b”。PMOS晶体管29的漏极被连接到该下拉路径中的NMOS晶体管31(M7)的漏极，并且还提供箝位器电路1的输出信号9。NMOS晶体管31的源极被连接到NMOS晶体管33(M8)的漏极。NMOS晶体管33的源极被连接到地，NMOS晶体管33的栅极被连接到第二倒相级15中的晶体管23、25的漏极连接端。NMOS晶体管31的栅极接收第二控制信号“a”。
控制信号a和b由干扰线和受扰线的漏极状态确定(如下面表1所示)，其中X代表“无关”状态，以及Agg1和Agg2代表第一和第二干扰信号5、7。
表1控制信号a和b的真值表信号a和b的逻辑函数由以下的公式(1)和(2)表示a＝Agg1+Agg2(1)b＝Agg1.Agg2(2)被使用来代表这些逻辑函数的逻辑选择电路被实施成使得它们的延时满足公式(3)所显示的准则，其中TCLK是时钟周期，TSL是逻辑选择电路的延时，以及τmax是在每个线段的末端处干扰线的切换时间。
TCLK＞TSL＞τmax从以上的公式(1)和(2)可以看到，所述逻辑函数分别相应于NOR门和NAND门。因此，用于从干扰信号5、7得到“a”和“b”控制信号的选择逻辑可以如图4所示地得到。
图4显示控制信号“a”是如何通过使用具有相应于第一干扰信号5的第一输入和相应于第二干扰信号7的第二输入的NOR门41得到的。控制信号“b”是通过使用具有相应于第一干扰信号5的第一输入和相应于第二干扰信号7的第二输入的NAND门43得到的。
接着，将给出图3的实施例的操作的更详细的说明。当干扰线与受扰线处在相同的状态时，出现可在接收机处引起假信号的串扰噪声。让我们假设干扰线与受扰线处在逻辑0。在这种状态下，控制信号“a”和“b”处在逻辑1。所以，由于晶体管31(M7)和33(M8)都被接通，箝位级17中的下拉路径被使能。现在，如果干扰信号5、7从逻辑0切换到逻辑1，同时受扰线仍保持在逻辑0，则下拉路径31、33将对相应的受扰线段的末端处的感生电荷进行放电。所以，峰值串扰噪声以较高的典型情形延时为代价被减小。
对于较高的典型情形延时的原因可被解释为如下。假设干扰线与受扰线处在逻辑0。选择信号“a”和“b”处在逻辑1，这使得箝位级17的下拉路径31、33能够工作。现在，如果受扰线从逻辑0切换到逻辑1，同时干扰线保持不变，则选择信号“a”和“b”保持在相同的逻辑1。箝位级17将被使能，直至受扰线电压跨过第二倒相级15的切换阈值电压。在受扰线电压跨过第二倒相级15的阈值后，箝位电路被禁用。所以，由于由第二倒相级15引入的延时和在受扰线上的箝位电路与驱动器之间的斗争，典型情形延时增加。
本发明的箝位电路改善最坏情形延时，这可被解释为如下。让我们假设干扰线处在逻辑1和受扰线处在逻辑0。在这些状态下，选择信号“a”和“b”处在逻辑0。在箝位级17的上拉路径中的晶体管29(M6)被使能。在这些状态下，下拉路径31、33被禁用。现在，干扰线从逻辑1切换到逻辑0，同时受扰线从逻辑0切换到逻辑1。在干扰线切换期间，选择信号“a”和“b”保持在逻辑0。上拉路径27、29被使能，因此加速了受扰线的切换，并且最坏情形延时被减小。
优选地，图3的箝位器电路使用三阱(triple we11)技术，以便能够降低第一和第二倒相级13、15的阈值电压。图5显示局部偏置电路50，用于当使用三阱技术时给第一和第二倒相级加偏置。偏置电路50分别为第一和第二倒相级13、15中的晶体管21和23提供偏置信号“节点1”和“节点2”。偏置电路50包括第一PMOS晶体管51和NMOS晶体管53、55和57。PMOS晶体管51的源极被连接到Vdd，而栅极与漏极被短路在一起，并且被连接到NMOS晶体管53的漏极。NMOS晶体管53的漏极被短路到它的栅极，并且NMOS晶体管53的源极被连接到NMOS晶体管55的漏极。NMOS晶体管55的漏极被连接到它的栅极，并且也被连接作为用于图3的NMOS晶体管21的偏压“节点1”。NMOS晶体管55的源极被连接到NMOS晶体管57的漏极。NMOS晶体管57的漏极被短路到它的栅极，并且其源极为图3的PMOS晶体管23提供偏压“节点2”。
偏置电路被使用来降低第一倒相级13中的上拉晶体管21的阈值电压和第二倒相级15中的晶体管23的下拉电压，因此能够降低切换阈值。本领域技术人员将会看到，其它偏置电路也可以被使用来提供这种功能。附加地或替换地，也可以通过晶体管定尺寸技术(sizing)来降低阈值。
优选地，晶体管的尺寸被选择为技术允许的最小尺寸，因为它们必须给非常小的阱加偏置。
图6和7显示对于0.13微米工艺的“金属1上的金属2”平面上的线的10mm固定线长度的不同线配置执行的仿真结果。
对于图6和7，图案的意义为如下 无转发器 不带有转发器的察觉干扰线的箝位器 并行转发器插入(3-3-2-2mm) 具有察觉干扰线的箝位器的并行转发器插入(3-3-2-2mm) 交错转发器插入(3-3-2-2mm)
具有察觉干扰线的箝位器的交错转发器插入(3-3-2-2mm)图6显示在最小线宽下对于不同的线间距(最小间距的倍数)的峰值串扰噪声。图7显示在最小线间距下对于不同的线宽(最小线宽的倍数)的峰值串扰噪声。可以看到，本发明的箝位器电路(被称为“察觉干扰线的箝位器”)在没有转发器的情形下减小峰值串扰噪声约30％，以及在最小线间距的交错转发器插入(3-3-2-2mm)的情形下减小峰值串扰噪声约26％，如图6所示。它在最小线间距的并行转发器插入(3-3-2-2mm)的情形下减小峰值串扰噪声约39.5％，如图6所示。表2和3显示在最小线间距下的最坏情形延时和最坏情形能量延时乘积的改善。
表2.在最小线间距下对于不同方案的最坏情形延时[ns]
表3.最小线间距下对于不同方案的最坏情形能量延时乘积[mW*ns2]
表4显示在最小线间距下对于不同方案的延时噪声。察觉干扰线的箝位器对于最小线间距下的并行和交错转发器插入大大地减小延时噪声。
表4.在最小线间距下对于不同方案的延时噪声[ns]
表5在最小线间距下对于利用不同方案的察觉干扰线的箝位器的更高阶串扰噪声电压[V]
表5显示在最小线间距下对于察觉干扰线的箝位器的更高阶串扰情形的串扰噪声。这里，超过两个紧邻干扰线的切换被称为更高阶串扰。
图8到10显示一阶、二阶和三阶串扰的意义。一阶串扰是指由受扰线的紧邻线感生的串扰，如图8所示。二阶串扰如图9所示，是指由同时切换受扰线的任一侧的两条干扰线而感生的串扰，三阶串扰如图10所示，是指由同时切换受扰线的任一侧的三条干扰线而感生的串扰。因此，n阶串扰是指同时切换总线上的受扰线的任一侧的n个邻线。如果使用来自多个干扰线的信号，则形成对于最坏情形串扰的初始条件的状态就被识别，并且被使用来生成一个类似于以上表1所示的真值表。箝位电路然后由逻辑选择信号按照由这样的真值表规定的逻辑状态来控制。
从表5看到，本发明的箝位器电路在防止接收机的输出端处的假信号方面、特别是在并行转发器插入的情形下是特别有效的。表5显示名为“峰值噪声”和“假信号”的两个子列。子列“峰值噪声”表示在线段末端处的峰值串扰噪声。对于在输出端处有假信号的情形，则子列“峰值噪声”是指在第一线段的末端处观察到的峰值串扰噪声。对于三阶和四阶串扰，在并行转发器插入(3-3-2-2mm)的情形下，假信号总是出现(突出显示)在受扰线上的每个线段的末端处。这个假信号只在短持续时间内出现，并且在受扰线上感生额外电荷。这个额外电荷和由干扰线感生的电荷引起峰值串扰噪声增加。
在上述的例子中，在最坏情形延时情形下(即当在干扰线和受扰线上同时出现相反的跳变时)，箝位器被使用来加速切换受扰线。
按照本发明的另一方面，当可靠性是问题时，当在线上出现过冲和欠冲时箝位电路可被使用来箝位受扰线。虽然这导致较高的最坏情形延时，但当可靠性是问题时，它确实提供更好的信号完整性。这是通过改变表1的真值表和提供选择逻辑来以所需方式控制箝位电路而达到的。
应当指出，虽然优选实施例利用第一和第二干扰信号，但将会看到，本发明也可以仅仅依靠一个干扰信号，例如当箝位器电路被使用于芯片上总线的边缘附近时。而且，箝位器电路也可被使用于两个以上的干扰信号，例如当二阶或三阶串扰影响信号完整性时。
所以，上述的本发明提供按照一个或多个干扰信号线的状态来箝位信号线的箝位器电路。
而且，应当指出，优选实施例提供第一和第二倒相级13、15，但本发明也可被使用于阈值不改变的情形，其中将两个倒相级13和15合并成一个倒相级，从而简化电路。
在以上提供的例子中，本领域技术人员将容易地看到，虽然优选实施例涉及到干扰线是受扰线的紧邻线的情况，但干扰线也可以从其它信号线中选择。例如，干扰线不必是紧邻线，或不必确实来自与受扰线相同的通信总线。因此干扰线可以取自对受扰线有重大影响的任何信号线，包括来自位于受扰线的上面或下面的金属平面的邻线。本发明也可被使用于两条以上的干扰线的情况，例如被使用于如上面对于二阶和三阶串扰所描述的两对或三对信号线的情况。
此外，虽然优选实施例显示位于所考虑的信号线的末端附近的箝位器电路，但箝位器电路也可以位于信号线的其它地方。
上述的本发明具有提供被使用来根据来自集成电路的其它信号线的两个或多个干扰信号的逻辑状态来箝位信号线上的信号电平的箝位器电路的优点。
应当指出，上述的实施例说明而不是限制本发明，并且本领域技术人员将能够在不背离如由所附权利要求书规定的本发明的范围的条件下设计许多替换实施例。在权利要求书中，在括号中的任何附图标记不应被看作为限制权利要求。“包括”或“包含”一词不排除存在与在任何权利要求或说明书整体中列出的不同的元件或步骤。元件的单数表示不排除这样的元件的复数表示，反之亦然。本发明可以藉助于包括几个不同元件的硬件和藉助于适当编程的计算机来实施。在枚举几个装置的设备权利要求中，这些装置中的几个装置可以由同一个硬件项目来实施。某些措施在互相不同的从属权利要求中被阐述这一事实，不表示不能通过使用这些措施的组合来获益。
权利要求
1.一种用于集成电路的信号线的箝位器电路(1)，该箝位器电路(1)包括-一个输入连接端，用于接收相应于信号线上的信号的输入信号(3)；-一个输出连接端，用于提供用来箝位信号线上的信号的输出信号(9)；其特征在于，该电路(1)包括用于接收一个或多个干扰信号(5，7)的装置和用于按照所述输入信号(3)与一个或多个干扰信号(5，7)的状态来选择性地使能输出信号(9)的装置。
2.如权利要求1中要求的箝位器电路(1)，其中该箝位器电路(1)接收第一和第二干扰信号(5，7)，以用于选择性地使能输出信号(9)。
3.如权利要求2中要求的箝位器电路(1)，其中该箝位器电路(1)适于当所述输入信号(3)与第一和第二干扰信号(5，7)处在同一个逻辑电平时提供输出信号(9)。
4.如权利要求3中要求的箝位器电路(1)，其中该箝位器电路(1)适于当所述输入信号(3)与第一和第二干扰信号(5，7)处在逻辑0时提供一个下拉信号作为输出信号(9)。
5.如权利要求3中要求的箝位器电路(1)，其中该箝位器电路(1)适于当所述输入信号(3)与第一和第二干扰信号(5，7)处在逻辑1时提供一个上拉信号作为输出信号(9)。
6.如权利要求3中要求的箝位器电路(1)，其中所述输出信号(9)在一段预定时间内被使能，由此如果所述第一和第二干扰信号(5，7)切换逻辑电平而信号线保持在相同的逻辑电平，则对在信号线上感生的电荷进行放电。
7.如权利要求3中要求的箝位器电路(1)，其中该箝位器电路(1)适于响应于所述输入信号(3)跨过一个预定的电压阈值来禁用输出信号(9)。
8.如权利要求2中要求的箝位器电路(1)，该箝位器电路(1)具有用于响应于所述输入信号(3)以与所述第一和第二干扰信号(5，7)相反的方向切换来选择性地提供一个上拉或下拉路径作为输出信号(9)的装置。
9.如权利要求1中要求的箝位器电路(1)，其中该箝位器电路(1)包括-一个倒相电路；以及-一个箝位级(17)，包括一个上拉路径(27，29)和一个下拉路径(31，33)，所述上拉和下拉路径通过使用第一和第二控制信号(b，a)而被选择性地使能。
10.如权利要求9中要求的箝位器电路(1)，其中所述倒相电路包括-第一倒相级(13)，其具有一个低切换阈值；以及-第二倒相级(15)，其具有一个高切换阈值。
11.如权利要求9中要求的箝位器电路(1)，其中按照所述第一和第二干扰信号(5，7)的状态来确定所述第二控制信号(a)，以使得a＝Agg1+Agg2，其中Agg1是第一干扰信号(5)以及Agg2是第二干扰信号(7)。
12.如权利要求9中要求的箝位器电路(1)，其中所述第一控制信号(b)由所述第一和第二干扰信号(5，7)的状态来设置，以使得b＝Agg1·Agg2，其中Agg1是第一干扰信号(5)以及Agg2是第二干扰信号(7)。
13.如权利要求1中要求的箝位器电路(1)，其中所述输入连接端和输出连接端被连接到信号线上的基本上同一点。
14.如权利要求13中要求的箝位器电路(1)，其中所述输入连接端和输出连接端被连接到信号线的接收端附近。
15.如权利要求1中要求的箝位器电路(1)，其中所述第一和第二干扰信号(5，7)取自对信号线最有恶化影响的线。
16.如权利要求15中要求的箝位器电路(1)，其中所述第一和第二干扰信号(5，7)是通信总线上的信号线的紧邻线。
17.如权利要求15中要求的箝位器电路(1)，其中所述第一和第二干扰信号(5，7)取自集成电路上的位于信号线平面上方和下方的平面中的线。
18.一种包括具有如权利要求1中限定的一个或多个箝位器电路的芯片上通信总线的集成电路。
19.一种用于箝位在集成电路的信号线上的信号的方法，该方法包括以下步骤-接收相应于信号线上的信号的输入信号(3)；-提供用于箝位信号线上的信号的输出信号(9)；其特征在于按照所述输入信号(3)与一个或多个干扰信号(5，7)的状态选择性地使能输出信号(9)的步骤。
全文摘要
箝位器电路(1)接收来自被箝位的信号线(即受扰线)的输入信号。箝位器电路(1)也接收来自干扰线的干扰信号(5，7)，所述干扰线是可以潜在地在受扰线上感生串扰的信号线。用于箝位受扰线的输出信号(9)是根据输入信号(3)与干扰信号(5，7)的逻辑状态被选择性地使能的。另外，为了选择性地提供箝位信号，箝位器电路(1)还具有以下优点当在干扰线和受扰线上同时发生相反的跳变时加速切换受扰线，由此减小最坏情形延时并改善信号完整性。
文档编号H04L25/08GK1788418SQ200480012816
公开日2006年6月14日 申请日期2004年5月7日 优先权日2003年5月12日
发明者A·卡托奇, R·I·M·P·迈耶, S·K·贾因 申请人:皇家飞利浦电子股份有限公司