专利名称：升级现存数据主机能力的高速下链封包存取共处理器的制作方法
技术领域：
本发明有关无线通信领域。更特别是，本发明有关一种无线传送/接收单元(WTRU)，包含与主机芯片，如通用移动电信系统(UMTS)频分双工(FDD)基带集成电路(IC)芯片或双模全球移动通信(GSM)系统/通用封包无线服务(GPRS)/全球移动通信进化增强数据速率(EDGE)/通用移动电信系统或GSM/GPRS/UMTS中的数据主机共同操作的高速下链封包存取(HSDPA)共处理器。
背景技术：
高速下链封包存取为一种具有于5MHz频宽以上达14Mbps数据传输速率的通用移动电信系统宽带码分多路访问(WCDMA)下链中的封包基础数据服务。高速下链封包存取实施系包含适应调变及编码(AMC)，混合自动重复要求(H-ARQ)及先进接收器设计。
第三代伙伴计划(3GPP)规格是借助被平行″出刊″的新特征而继续增强。版本5(R5)规格增添高速下链封包存取来提供达到约14Mbps的数据速率以支持封包基础服务(如多媒体，网页浏览或类似者)。
高速下链封包存取系为频分双工R5的部分并增添若干新程序及实体信道。位于层2/3(L2/3)协议堆栈中通常具有因潜伏及时序考虑而必须下移至该实体层的某些功能。具有若干严格时序要求。例如，具有相对被接收数据需低潜伏设计的特定传送时间的正面确认(ACK)/负面否定(NACK)信号。
主要因为被到处移动的数据量，所以频分双工R5需明显增加存储器要求。具有支持正交移相键控(QPSK)的增加信号处理要求，16正交振幅调变(QAM)信号发送，及增加接口频宽。大多数R4实施已被配置以每秒约384仟位或更少来运作。因此，为了支持高速下链封包存取，需要更多存储器，增加信号处理及更快速接口。再者，大多数R4实施是使用耙式(Rake)型接收器。耙式(Rake)接收器的高速下链封包存取，特别是较高分类及较高峰值数据速率效能(也就是位误差率，符号误差率，及/或净数据产出)可能不良。
发明内容
本发明为一种处理码分多路访问(CDMA)信号的无线传送/接收单元(或集成电路)。无线传送/接收单元包含通信于多个定制接口的数据主机及高速下链封包存取共处理器。数据主机是依据第三代伙伴计划R4标准来操作，而高速下链封包存取共处理器是增强无线传送/接收单元的无线通信能力，使无线传送/接收单元可依据第三代伙伴计划R5标准来操作。
高速下链封包存取共处理器是与主机芯片，如通用移动电信系统频分双工基带集成电路芯片或双模全球移动通信系统/通用封包无线服务/全球移动通信进化增强数据速率/通用移动电信系统或全球移动通信系统/通用封包无线服务/通用移动电信系统集成电路中的数据主机共同操作。
本发明可从以下较佳实施例说明及附图获得更详细了解，其中图1从无线帧观点说明第三代伙伴计划R4及R5之间差异；图2说明被界定于标准内的若干不同分类；图3为依据本发明的无线传输/接收单元高电位方块图，包含一R4数据主机及可增强该无线传输/接收单元使其呈现R5能力的一高速下链封包存取共处理器；图4为被用于图3的该无线传输/接收单元的高速下链封包存取共处理器详细方块图。
具体实施例方式
此后，″无线传输/接收单元″名词是包含但不限于用户设备(UE)，移动台，固定或移动用户单元，呼叫器，或可操作于无线环境中的任何其它类型组件。此后，当被称为″B节点″名词者是包含但不限于基地台，地址控制器，存取点(AP)或无线环境中的任何其它接介装置。
本发明可被并入无线通信系统，无线传送/接收单元及基地台中。本发明特性可被并入集成电路(IC)或被配置于包含多个互连组件的电路中。
图1从被用于基地台及无线传输/接收单元之间通信的无线帧观点说明R4及R5之间差异。频分双工R4传统上具有10毫秒(10ms)无线帧105。针对高速下链封包存取，无线帧系被分割为五个2毫秒(2ms)子帧110。各子帧110本质上系为其自我少许高速下链封包存取交易。高速下链封包存取中，每次基地台传送子帧110至无线传输/接收单元时，其均预期确认(ACK)/否定(NACK)115型式的响应，及必须于数据已抵达无线传输/接收单元的后被传送七点五(7.5)时槽的若干信道质量指针(CQI)信息。
无线传输/接收单元被预定接收数据的各2毫秒子帧110期间，数据必须于7.5时槽的实质短期间被接收，解碼，检查完整性，及确认(ACK)/否定(NACK)被传回基地台。
图2说明被界定于第三代伙伴计划标准TS 25.306，TS 25.211，TS 25.212，TS 25.213及TS 25.214内的本发明所支援支不同高速下链封包存取分类205。应了解本发明可支持不被说明于图2中的其它分类。传输期间被使用的该不同分类205间的编码数量210，数据速率215，每子帧220及编码块225的位有所不同。例如，分类6使用达5编码，达到3.6Mbps的数据速率，每子帧达到7298位及达2编码块。最高数据速率系与明定达15编码，14Mbps，每子帧达到27952位及6编码块的分类10连结。
图3显示一无线传输/接收单元250，包含一天线255，一模拟无线电260，一数字模拟(D/A)转换器265，一模拟数字(A/D)转换器270，一数据主机300及一高速下链封包存取共处理器400。数据主机300可为第三代伙伴计划R4数据主机，而高速下链封包存取共处理器400可为第三代伙伴计划R5高速下链封包存取共处理器。当被组合时，数据主机300及高速下链封包存取共处理器400提供第三代伙伴计划R5能力给无线传输/接收单元250。数据主机300可实施R4功能且可单独操作。高速下链封包存取共处理器400系与数据主机300互连，并提供第三代伙伴计划频分双工R5要求可被满足的附加功能。
模拟无线电260系支持数据主机300传送及接收通用移动电信系统频分双工或双模信号。高速下链封包存取共处理器400支持接收器多样性，该例中需双无线电及两天线。模拟数字转换器270转换被接收包含高速下链封包存取及信号的模拟基带信号对数字样本。数字模拟转换器265转换被数据主机300调变的数字波型为数字基带。
较佳实施例中，传送器及对数字模拟转换器的接口被包含于数据主机中。其它实施例也可能，其中传送器及/或对数字模拟转换器的接口被包含于共处理器中。当高速下链封包存取共处理器400运作时，数据主机300中的传送器可能无法运作，或数据主机300及高速下链封包存取共处理器400可具有互连一个或更多数字模拟转换器265或模拟无线电260的传送器。
数据主机300可能包含一接收器355，包含一均方根升余弦(RRC)滤波器360。高速下链封包存取共处理器400可选择性包含该滤波器(见图4的均方根升余弦滤波器470)。数据主机300进一步包含一传送器365，一主机中央处理单元(CPU)370，一选择层2/3中央处理单元375及一时序及同步单元380。
参考图3，数据主机300与高速下链封包存取共处理器400互连。较佳实施例中，数据主机300是以两倍宽带码分多路访问芯片速率(2×采样)经由接收器355中的均方根升余弦滤波器360提供八(8)位同相(I)正交(Q)样本310至高速下链封包存取共处理器400。可替代是，六位或其它文字大小可被使用，而2×以外的采样速率也可被使用。可替代是，均方根升余弦滤波器360之前被获得的同相/正交样本305系可被提供至选择性具有其自我均方根升余弦滤波器的高速下链封包存取共处理器400(见图4的均方根升余弦滤波器470)。中央处理单元接口315被建立于高速下链封包存取共处理器400及数据主机300中的主机中央处理单元370之间。
帧同步信号320被数据主机300中的时序及同步单元380提供至高速下链封包存取共处理器400。高速下链封包存取共处理器400是经由接口325提供确认(ACK)/否定(NACK)/信道质量指针信号至数据主机300的传送器365。数据主机300提供频率/重置信号330至高速下链封包存取共处理器400。可选择地，接口335被建立于高速下链封包存取共处理器400及数据主机300中的选择L2/3中央处理单元之间。
参考图4，高速下链封包存取共处理器400包含一时序管理单元405，可接收来自数据主机300的帧同步信号320，及一频率产生单元410，可以该时序管理单元410的输出及该频率/重置信号330为基础产生为高速下链封包存取共处理器400组件所使用的频率信号。时序管理单元405提供详细时序控制。时序产生单元410所输出的频率信号被导出自帧同步信号320，使数据主机300可保持追踪无线帧边界(也就是无线帧开始)。时序产生单元410提供频率拴锁控制以便功率管理。频率信号具有等于芯片速率任何倍数的较佳值。帧同步为标示10ms帧开始的脉冲。高速下链封包存取帧缘可借助可程序偏移与帧同步脉冲320偏离。重置接口为异步脉冲。较佳是，该重置界面为″主动低″脉冲。
高速下链封包存取共处理器400进一步包含可接收个别同相/正交样本310或305的同相/正交样本接口单元415A或415B。高速下链封包存取共处理器400进一步包含一主机中央处理单元420，一选择层2/3中央处理单元425，一确认(ACK)/否定(NACK)/信道质量指针接口单元430，一接收器子系统435，一共享存储器仲裁器(SMA)存储器440，一接收器(Rx)子讯帧器445，及选择性可协助加密的一数据移动装置450。因此，主机中央处理单元370可存取寄存器及高速下链封包存取共处理器400中的共享存储器仲裁器存储器440。
接收器子系统435包含一先进接收器455，一信道质量指针估算器460及一高速共享控制信道(HS-SCCH)解码器465。
较佳实施例中，先进接收器435包含一选择均方根升余弦滤波器470，一接收器475，一高速下链封包存取去展频器480，及一芯片电位均衡器(CLE)后处理器(CLEPP)485。接收器475可为正规化最小均方(NLMS)接收器，一信道估计协助正规化最小均方接收器，一正规化最小均方芯片电位均衡器接收器，一芯片电位均衡器(时域或频域)，一耙式(Rake)接收器，一一般化耙式(Rake)(G-耙式(Rake))接收器，执行其它线性或非线性芯片电位或符号电位均衡器算法的一接收器，具有并联或串联接口消除器的一接收器，或类似者。
主机中央处理单元370写入控制寄存器及控制块，及存取被储存于高速下链封包存取共处理器400的共享存储器仲裁器存储器440中的信息。确认(ACK)/否定(NACK)/信道质量指针接口单元430可为COI及确认(ACK)/否定(NACK)信息可经由读取寄存器被主机中央处理单元370检索的一硬件接口或一软件接口。当确认(ACK)/否定(NACK)值被决定时及当确认(ACK)/否定(NACK)值必须被传送时之间时间量实质上很小且留下最小时间给主机中央处理单元370干预，因此硬件接口可能较佳。针对编码块225数量可能较大的高速下链封包存取较高分类，决定确认(ACK)/否定(NACK)值的处理可能甚至更长，进一步降低转移该确认(ACK)/否定(NACK)值至数据主机300的可取得时间而使硬件接口较可期待。
熟悉本技术人士应了解接口415A，415B，420，425及430可以被使用数据主机300的配置为基础来配置，因此高速下链封包存取共处理器400可被定制。
参考图4所示高速下链封包存取共处理器400，同相/正交样本系经由均方根升余弦滤波器470的后的同相/正交样本接口单元415A或可选择同相/正交样本接口单元415B被先进接收器435的接收器475接收。接收器475系撷取芯片并将其提供至高速下链封包存取去展频器480。去展频器480组合适当芯片数并将该芯片传送至信道质量指针估算器460，高速共享控制信道解码器465及芯片电位均衡器后处理器485。高速共享控制信道解码器465可解码该控制信道并决定数据是否可应用至无线传输/接收单元250的用户。若是，则高速共享控制信道解码器465传回有关高速下链共享信道(HS-DSCH)编码(也就是编码数量，信道化编码或类似者)的被检测控制信息至高速下链封包存取去展频器480。高速下链封包存取去展频器480提供符号至芯片电位均衡器后处理器485，其可执行定标功能及输入被接收符号至共享存储器仲裁器存储器440。信道质量指针估算器执行COI估计并使其可从无线传输/接收单元250传送至基地台。
当数据子帧被倒入共享存储器仲裁器存储器440时，接收器子讯帧器445执行速率匹配，交错，涡轮解码及周期冗余检查(CRC)计算。若周期冗余检查计算通过，则接收器子讯帧器445将该被解码数据以传输块型式返回共享存储器仲裁器存储器440。执行周期冗余检查计算时，接收器子讯帧器445可产生确认(ACK)或否定(NACK)。确认(ACK)/否定(NACK)及信道质量指针接着被转送至数据主机中的传送器365，其可经由上链信道传送确认(ACK)/否定(NACK)及信道质量指针至基地台。
一实施例中，确认(ACK)/否定(NACK)/信道质量指针接口单元430提供3位串行式接口至数据主机300中的传送器365。跨越该接口被提供的位数是视信道质量指针及确认(ACK)/否定(NACK)编码(如被明定于第三代伙伴计划标准中)被执行而定。较佳实施例中，编码被执行于主机中央处理单元370中(或数据主机300中)，而高速下链封包存取共处理器400提供6位给信道质量指针(1有效指针及5数据位)，及提供2位给确认(ACK)/否定(NACK)/不连续传输(DTX)。另一实施例中，第三代伙伴计划明定编码可被执行于高速下链封包存取共处理器400中，该例中，信道质量指针为20数据位加上1有效指针位，而确认(ACK)/否定(NACK)为10位加上1不连续传输指针位。此实施例需较少来自数据主机300的处理，但需更多位必须被转移跨越接口。编码的其它分割也可被实施。信道质量指针，确认(ACK)/否定(NACK)及不连续传输(DTX)系为受到严格潜伏要求的时效任务。
被储存于共享存储器仲裁器存储器440中的传输块是经由L2/3中央处理单元接口单元425被选择输出至L2/3中央处理单元375。数据移动装置450可于将数据块放回共享存储器仲裁器存储器440之前对其加密。数据移动装置450上的背景信息可于Hepler等人2004年6月28日提出申请的共同待决专利申请序号第10/878,729标题为″具有可支持加密操作的多个寄存器的数据移动装置控制器″中被找到，其在此被并入参考作完整说明。高速媒体存取控制(MAC-hs)再排序队列可被选择性分配于共享存储器仲裁器存储器440中。
高速下链封包存取去展频器480可从接收器475接收等化芯片及去展频该芯片为符号(展频因子16用于高速实体下链共享信道(HS-PDSCH)，128用于高速共享控制信道)。信道质量指针估算器460是以高速下链封包存取去展频器480所输出的共享前导信道(CPICH)信道检测为基础来估计信道质量指针。信道质量指针值是经由确认(ACK)/否定(NACK)/信道质量指针接口单元430被传送至数据主机300。高速共享控制信道解码器465可经由埋入式Viterbi解码器于四(4)个以上控制信道接收来自高速下链封包存取去展频器480的高速下链共享信道(高速下链封包存取共享控制信道)及解码该符号。这些控制信道中的信息提供正交振幅调变/正交移相键控调变格式至芯片电位均衡器后处理器485。
被检测控制信息系从芯片电位均衡器后处理器485被传送至接收器子讯帧器445来启动数据封包的解码。芯片电位均衡器后处理器485可提供星罗定标及反映像来制造软符号(也就是位)给接收器子讯帧器445来解碼。接收器子讯帧445经由共享存储器仲裁器存储器440采用来自芯片电位均衡器后处理器485的输出，并执行实体信道反映像，星罗再安置(用于16正交振幅调变)，去交错，位解波，涡轮解码，及周期冗余检查计算，及转换软符号为硬位。被解码传输块数据系被写入共享存储器仲裁器存储器440。共享存储器仲裁器系提供高速下链封包存取共处理器400主要块间的缓冲及通信功能。其提供来自输入接收器子讯帧器445的数据被读取的芯片电位均衡器后处理器485输出处的实体信道缓冲。其亦提供来自数据主机300可读取最终数据块的接收器子讯帧器445的被解码传输块数据缓冲。
一实施例中，高速媒体存取控制协议可被完全放置于高速下链封包存取共处理器400中。另一实施例中，高速媒体存取控制协议系被分割于高速下链封包存取共处理器400及运作于L2/3中央处理单元375上的层2/3(L2/3)软件之间。例如，高速媒体存取控制协议可被分配于增量冗余(IR)缓冲器，高速下链封包存取共处理器400中的混合自动重复要求功能，运作于L2/3中央处理单元375上的层2/3软件中的再排序队列缓冲器及功能。
本发明中，在此说明的高速下链封包存取共处理器400及数据主机300的组件功能系可使用硬件，软件或其组合来实施。高速下链封包存取共处理器400可被配置为集成电路，一个或更多晶粒，被与数据主机300一起封装的一独立晶粒，或可被与数据主机300整合在单集成电路上的一组技术块。数据主机300接口可包含例如可被设定以子帧速率或时槽速率触动的可程序岔断，及一存储器映像接口。较佳是，该存储器映像接口系为16位接口；然而，其它位宽度也可被使用。
高速下链封包存取共处理器400较佳实施例要求数据主机300提供来自高速下链封包存取服务信元的多路的第一显著路径(FSP)位置。熟悉本技术人士知道被接收信号通常因通信信道中的多路而被及时展频。第一显著路径信息是被用来定位被接收能量附近的先进接收器455处理窗。
第一显著路径信息可经由中央处理单元接口315被提供为帧同步时序的时序偏移。一实施例中，相对于数据主机300及高速下链封包存取共处理器400均已知的不同时间参考，硬件接口可被使用及/或第一显著路径位置可被提供。另一实施例中，数据主机300可提供包含各项而非仅第一显著路径的时间位置的多路项。再另一实施例中，当数据主机300不能提供所需第一显著路径信息时，接收器子系统可包含电路及/或软件来定位及追踪第一显著路径及其它多路参数。
较佳实施例中，数据主机300发送高速下链封包存取相关信息及来自高速下链封包存取共处理器400所需的均方根升余弦讯息的若干通用系统信息。某些被发送参数信号包含乱码，高速共享控制信道及其编码数，混合自动重复要求存储器大小，及压缩模式参数。
硬件及/或软件接口可包含使数据主机300得以让高速下链封包存取共处理器400省电或将其置于低电源等待模式的装置。当不需要高速下链封包存取处理时期，此可延长电池寿命。
虽然本发明的特性及组件被以特定组合说明于较佳实施例中，但各特性及组件可不需较佳实施例的其它特性及组件而被单独使用，或有或无本发明其它特性及组件的各种组合中。
权利要求
1.一种处理码分多路访问(CDMA)信号的无线传送/接收单元(WTRU)，该无线传送/接收单元包含(a)一数据主机；及(b)一高速下链封包存取(HSDPA)共处理器，于多个定制接口上与该数据主机通信，其中该高速下链封包存取共处理器可增强该无线传送/接收单元的无线通信能力超过该数据主机单独所提供的这些能力。
2.如权利要求1所述的无线传送/接收单元，其特征在于该数据主机依据第三代伙伴计划(3GPP)版本4(R4)标准来操作，而该高速下链封包存取共处理器增强该无线传送/接收单元的该无线通信能力，使得该无线传送/接收单元依据第三代伙伴计划版本5(R5)标准来操作。
3.如权利要求1所述的无线传送/接收单元，其特征在于该数据主机包含具有一均方根升余弦(RRC)滤波器的一接收器。
4.如权利要求3所述的无线传送/接收单元，其特征在于该高速下链封包存取共处理器包含一同相/正交样本接口，可接收来自该数据主机的该均方根升余弦滤波器输出的同相(I)/正交(Q)样本。
5.如权利要求4所述的无线传送/接收单元，其特征在于该同相/正交样本是由该数据主机中的该均方根升余弦滤波器以实质两倍该宽带码分多路访问信号的芯片速率而提供至该高速下链封包存取共处理器的该同相/正交样本接口。
6.如权利要求1所述的无线传送/接收单元，其特征在于该高速下链封包存取共处理器包含具有一均方根升余弦滤波器的一接收器。
7.如权利要求6所述的无线传送/接收单元，其特征在于该高速下链封包存取共处理器包含一同相/正交样本接口，其接收来自该数据主机的同相/正交样本，以及将该同相/正交样本提供至该高速下链封包存取共处理器该接收器中该均方根升余弦滤波器的输入。
8.如权利要求7所述的无线传送/接收单元，其特征在于是以实质两倍该宽带码分多路访问信号的芯片速率将该同相/正交样本提供至该高速下链封包存取共处理器的该同相/正交样本接口。
9.如权利要求1所述的无线传送/接收单元，其特征在于该数据主机包含一主机中央处理单元(CPU)，而该高速下链封包存取共处理器包含可建立在该主机中央处理单元及该高速下链封包存取共处理器间通信的一主机中央处理单元接口。
10.如权利要求1所述的无线传送/接收单元，其特征在于该数据主机包含一时序及同步单元，以及该高速下链封包存取共处理器包含一时序管理单元，可接收来自该数据主机的该时序及同步单元的帧同步脉冲。
11.如权利要求10所述的无线传送/接收单元，其特征在于该高速下链封包存取共处理器包含可与该时序管理单元通信的一频率产生单元，该频率产生单元可接收来自该数据主机的一频率/重置信号并以该帧同步脉冲及该频率/重置信号为基础而产生信号。
12.如权利要求1所述的无线传送/接收单元，其特征在于该数据主机包含一传送器，以及该高速下链封包存取共处理器提供信道质量指针(CQIs)及确认(ACK)/否定(NACK)信号至该数据主机中的该传送器。
13.如权利要求1所述的无线传送/接收单元，其特征在于该数据主机包含一层2/3中央处理单元，而该高速下链封包存取共处理器包含一与该数据主机中的该层2/3中央处理单元通信的层2/3中央处理单元接口。
14.如权利要求1所述的无线传送/接收单元，其特征在于该数据主机包含可于不需要高速下链封包存取处理时让该高速下链封包存取共处理器省电或将该共处理器置于低电源等待模式的一装置。
15.一种增强无线传送/接收单元中一数据主机能力的高速下链封包存取共处理器，该高速下链封包存取共处理器包含(a)一接收器子系统；(b)与该接收器子系统通信的一共享存储器仲裁器(SMA)存储器；(c)与该数据主机通信的至少一接口；及(d)与该共享存储器仲裁器存储器通信的一接收器子讯帧器。
16.如权利要求15所述的高速下链封包存取共处理器，其特征在于该接收器子系统包含(a1)一均方根升余弦滤波器；(a2)一正规化最小均方(NLMS)芯片电位均衡器(CLE)接收器，用于接收来自该均方根升余弦滤波器的同相/正交样本；(a3)一高速下链封包存取去展频器，与该正规化最小均方芯片电位均衡器接收器输出通信；(a4)一芯片电位均衡器后处理器(CLEPP)，与该正规化最小均方芯片电位均衡器接收器及该高速下链封包存取去展频器通信；(a5)一高速共享控制信道(HS-SCCH)解码器，与该高速下链封包存取去展频器及该芯片电位均衡器后处理器通信；及(a6)一信道质量指针估算器，与该高速下链封包存取去展频器通信以提供信道质量指针信息至该数据主机。
17.如权利要求16所述的高速下链封包存取共处理器，其特征在于进一步包含(e)一数据移动器，与该共享存储器仲裁器存储器通信。
18.如权利要求15所述的该高速下链封包存取共处理器，其特征在于该接收器子系统包含(a1)一均方根升余弦滤波器；(a2)一耙式(Rake)接收器，用于接收来自该均方根升余弦滤波器的同相/正交样本；(a3)一高速下链封包存取去展频器，与该耙式(Rake)接收器输出通信；(a4)一芯片电位均衡器后处理器，与该耙式(Rake)接收器及该高速下链封包存取去展频器通信；(a5)一高速共享控制信道解码器，与该高速下链封包存取去展频器及该芯片电位均衡器后处理器通信；及(a6)一信道质量指针估算器，与该高速下链封包存取去展频器通信以提供信道质量指针信息至该数据主机。
19.如权利要求18所述的高速下链封包存取共处理器，其特征在于进一步包含(e)一数据移动装置，与该共享存储器仲裁器存储器通信。
20.一种无线传送/接收单元，包含(a)一数据主机，其依据第三代伙伴计划版本4(R4)标准来操作；及(b)一高速下链封包存取共处理器，用于提升该无线传送/接收单元的该无线通信能力，使得该无线传送/接收单元依据第三代伙伴计划版本5(R5)标准来操作。
21.一种处理码分多路访问信号的集成电路(IC)，该集成电路包含(a)一数据主机；及(b)一高速下链封包存取共处理器，于多个定制接口上与该数据主机通信，其中该高速下链封包存取共处理器可增强该集成电路的无线通信能力超过该数据主机所单独提供的这些能力。
22.如权利要求21所述的集成电路，其特征在于该数据主机依据第三代伙伴计划版本4(R4)标准来操作，而该高速下链封包存取共处理器增强该集成电路的该无线通信能力，使得该集成电路依据第三代伙伴计划版本5(R5)标准来操作。
23.如权利要求21所述的集成电路，其特征在于该数据主机包含具有一均方根升余弦滤波器的一接收器。
24.如权利要求23所述的集成电路，其特征在于该高速下链封包存取共处理器包含一同相/正交样本接口，其接收来自该数据主机中的该均方根升余弦滤波器输出的同相(I)/正交(Q)样本。
25.如权利要求24所述的集成电路，其特征在于该同相/正交样本是由该数据主机中的该均方根升余弦滤波器以实质两倍该宽带码分多路访问信号的芯片速率而提供至该高速下链封包存取共处理器的该同相/正交样本接口。
26.如权利要求21所述的集成电路，其特征在于该高速下链封包存取共处理器包含具有一均方根升余弦滤波器的一接收器。
27.如权利要求26所述的集成电路，其特征在于该高速下链封包存取共处理器包含一同相/正交样本接口，其接收来自该数据主机的同相/正交样本，以及将该同相/正交样本提供至该高速下链封包存取共处理器该接收器中该均方根升余弦滤波器的输入。
28.如权利要求27所述的集成电路，其特征在于该同相/正交样本以实质两倍该宽带码分多路访问信号的芯片速率被提供至该高速下链封包存取共处理器的该同相/正交样本接口。
29.如权利要求21所述的集成电路，其特征在于该数据主机包含一主机中央处理单元，而该高速下链封包存取共处理器包含可建立在该主机中央处理单元及该高速下链封包存取共处理器间通信的一主机中央处理单元接口。
30.如权利要求21所述的集成电路，其特征在于该数据主机包含一时序及同步单元，以及该高速下链封包存取共处理器包含可接收来自该数据主机的该时序及同步单元的帧同步脉冲的一时序管理单元。
31.如权利要求30所述的集成电路，其特征在于该高速下链封包存取共处理器包含可与该时序管理单元通信的一频率产生单元，该频率产生单元接收来自该数据主机的一频率/重置信号并以该帧同步脉冲及该频率/重置信号为基础而产生信号。
32.如权利要求21所述的集成电路，其特征在于该数据主机包含一传送器，以及该高速下链封包存取共处理器提供信道质量指针及确认(ACK)/否定(NACK)信号至该数据主机中的该传送器。
33.如权利要求21所述的集成电路，其特征在于该数据主机包含一层2/3中央处理单元，而该高速下链封包存取共处理器包含一与该数据主机中的该层2/3中央处理单元通信的层2/3中央处理单元接口。
34.如权利要求21所述的集成电路，其特征在于该数据主机包含可于不需要高速下链封包存取处理时让该高速下链封包存取共处理器省电或将该共处理器置于低电源等待模式的装置。
35.一种增强无线传送/接收单元中一数据主机能力的集成电路，该集成电路包含(a)一接收器子系统；(b)一共享存储器仲裁器存储器，与该接收器子系统通信；(c)至少一接口，与该数据主机通信；及(d)一接收器子讯帧器，与该共享存储器仲裁器存储器通信。
36.如权利要求35所述的集成电路，其特征在于该接收器子系统包含(a1)一均方根升余弦滤波器；(a2)一正规化最小均方芯片电位均衡器接收器，用于接收来自该均方根升余弦滤波器的同相/正交样本；(a3)一高速下链封包存取去展频器，与该正规化最小均方芯片电位均衡器接收器的输出通信；(a4)一芯片电位均衡器后处理器，与该正规化最小均方芯片电位均衡器接收器及该高速下链封包存取去展频器通信；(a5)一高速共享控制信道解码器，与该高速下链封包存取去展频器及该芯片电位均衡器后处理器通信；及(a6)一信道质量指针估算器，与该高速下链封包存取去展频器通信以提供信道质量指针信息至该数据主机。
37.如申请专利范围第36项的集成电路，进一步包含(e)一数据移动器，与该共享存储器仲裁器存储器通信。
38.如权利要求35所述的集成电路，其特征在于该接收器子系统包含(a1)一均方根升余弦滤波器；(a2)一耙式(Rake)接收器，用于接收来自该均方根升余弦滤波器的同相/正交样本；(a3)一高速下链封包存取去展频器，与该耙式(Rake)接收器的输出通信；(a4)一芯片电位均衡器后处理器，与该耙式(Rake)接收器及该高速下链封包存取去展频器通信；(a5)一高速共享控制信道解码器，与该高速下链封包存取去展频器及该芯片电位均衡器后处理器通信；及(a6)一信道质量指针估算器，与该高速下链封包存取去展频器通信以提供信道质量指针信息至该数据主机。
39.如权利要求38所述的集成电路，其特征在于进一步包含(e)一数据移动器，与该共享存储器仲裁器存储器通信。
40.一种集成电路，包含(a)一数据主机，其依据第三代伙伴计划版本4(R4)标准来操作；及(b)一高速下链封包存取共处理器，用于提升该集成电路的该无线通信能力，使得该集成电路依据第三代伙伴计划版本5(R5)标准来操作。
41.一种增强无线传送/接收单元中一数据主机能力的高速下链封包存取共处理器，该高速下链封包存取共处理器包含(a)一正规化最小均方芯片电位均衡器接收器，用于接收同相/正交样本；(b)一高速下链封包存取去展频器，与该正规化最小均方芯片电位均衡器接收器的输出通信；(c)一芯片电位均衡器后处理器，与该正规化最小均方芯片电位均衡器接收器及该高速下链封包存取去展频器通信；(d)一高速共享控制信道解码器，与该高速下链封包存取去展频器及该芯片电位均衡器后处理器通信；及(e)一信道质量指针估算器，与该高速下链封包存取去展频器通信以提供信道质量指针信息至该数据主机。
42.一种增强无线传送/接收单元中的数据主机能力的高速下链封包存取共处理器，该高速下链封包存取共处理器包含(a)一耙式(Rake)接收器，用于接收同相/正交样本；(b)一高速下链封包存取去展频器，与该耙式接收器的一输出通信；(c)一芯片电位均衡器后处理器，与该耙式接收器及该高速下链封包存取去展频器通信；(d)一高速共享控制信道解码器，与该高速下链封包存取去展频器及该芯片电位均衡器后处理器通信；及(e)一信道质量指针估算器，与该高速下链封包存取去展频器通信以提供信道质量指针信息至该数据主机。
43.一种增强无线传送/接收单元中一数据主机能力的集成电路，该集成电路包含(a)一正规化最小均方芯片电位均衡器接收器，用于接收同相/正交样本；(b)一高速下链封包存取去展频器，与该正规化最小均方芯片电位均衡器接收器的输出通信；(c)一芯片电位均衡器后处理器，与该正规化最小均方芯片电位均衡器接收器及该高速下链封包存取去展频器通信；(d)一高速共享控制信道解码器，与该高速下链封包存取去展频器及该芯片电位均衡器后处理器通信；及(e)一信道质量指针估算器，与该高速下链封包存取去展频器通信以提供信道质量指针信息至该数据主机。
44.一种增强无线传送/接收单元中一数据主机能力的集成电路，该集成电路包含(a)一耙式(Rake)接收器，用于接收同相/正交样本；(b)一高速下链封包存取去展频器，与该耙式接收器的输出通信；(c)一芯片电位均衡器后处理器，与该耙式接收器及该高速下链封包存取去展频器通信；(d)一高速共享控制信道解码器，与该高速下链封包存取去展频器及该芯片电位均衡器后处理器通信；及(e)一信道质量指针估算器，与该高速下链封包存取去展频器通信以提供信道质量指针信息至该数据主机。
全文摘要
一种用于处理码分多路访问(CDMA)信号的无线传送/接收单元(WTRU 250，图3)。该无线传送/接收单元(250)包含于多个定制接口上通信的数据主机(300)及高速下链封包存取(HSDPA)共处理器(400)。数据主机(300)依据第三代伙伴计划(3GPP)版本4(R4)标准来操作，而高速下链封包存取共处理器(400)增强无线传送/接收单元(250)的无线通信能力，使得无线传送/接收单元(250)依据第三代伙伴计划版本5(R5)标准来操作。
文档编号H04B1/707GK101065914SQ200580020730
公开日2007年10月31日 申请日期2005年7月19日 优先权日2004年7月26日
发明者威廉·C·哈克特, 罗伯特·A·迪费奇欧, 爱德华·L·赫普勒, 亚力山大·瑞茨尼克, 道格拉斯·R·卡斯特, 艾利拉·莱尔, 罗伯特·G·盖茨达, 约翰·大卫·小凯威尔 申请人:美商内数位科技公司