专利名称：一种比特加扰的并行方法及装置的制作方法
技术领域：
本发明涉及的是， 一种用于高速下行分组接入信道执行比特加扰的并行方 法和装置。
背景技术：
在移动通信中，lt据能否快速、高效率地在应用层面进4t传输，成为3G 产业发展的关键要素。HSDPA (高速下行分组接入High Speed Downlink Packet Access)就是为解决这一问题而推出的核心技术。HSDPA技术通过 AMC和H-ARQ技术在减少延迟的基础上增加了数据传输的吞吐量和峰值 数据率，为多用户提供高速下行数据服务，特别适合移动多媒体、Internet 等大量下载信息的业务。研究表明HSDPA技术可使空中接口下行速率达到 10Mbps以上，对采用多入多出(MIMO)技术的HSDPA系统，数据速率 可以达到20Mbps,是一项很有前途也很有市场的新技术。
AMC技术的原理是根据信道情况的变化而改变调制、编码方式、码块 大小的模式。当使用AMC技术的系统时，处于有利位置的用户，例如接近 基站的用户可使用高阶调制和高码率(例如16QAM、较大的数据块尺寸)， 而处于不利位置的用户，例如远离基站的用户其调制阶数和码率则要d、一 些(例如QPSK、较小的数据块尺寸)。AMC技术主要可以提高处于有利位 置用户的速率，从而提高小区的平均吞吐量。
HARQ是一种链路自适应技术，ARQ即自动请求重发，HARQ是将前 向纠错编码(FEC)和自动重传请求(ARQ)相结合的技术。前向纠错编码(FEC)提高了传输的可靠性，但当信道情况较好时，降低了吞吐量。 ARQ在误码率不是很高的情况下可以得到理想的呑吐量，但会引入时延， 考虑将FEC和ARQ相结合就形成了混合ARQ。在发送的每个数据包中舍 有纠错和检错的校验比特。如果接收包中的出错比特数目在纠错能力之内， 则错误被自行纠正，当差错严重，已超出FEC的纠错能力时，则让发送端 重发。
如图1所示是现有技术的高速下行共享信道(HS-DSCH)的编码过程。 如图l所示，编码过程包括循环冗余检测(CRC添加器001)、比特加扰器 002、码块分割器003、 Turbo编码器004、 HARQ过程005、物理信道分割 006、交织器007、星座图重组008。
参考图1，高层将数据块传送给CRC添加器OOl，在CRC添加器OOl 中附加上CRC码，并将附加CRC码后的数据块提供给比特加扰器002,该 比特加扰器002在每个比特的基础上使用预定初始值来对附加了 CRC的数 据块进行加扰。下面就第三代移动伙伴关系(3GPP)对比特加扰过程进行 描述。
从CRC添加器001输出的比特定义为0,d3,...》^， 5是输入到比 特加扰器002的比特数，比特加扰执行完成后的输出定义为 《p《.2，《,3，...,^^。比特加扰的过程表示如下
<formula>formula see original document page 5</formula>，
这里g = fe,，g2，...,g16
{0,0，0,0,0,0，0，0，0，0，1，0，1,1，0,1},
少4 =>^*=1，2,...》
由以上3GPP定义的比特加扰过程可以看出，比特加扰的关键是得到力， 而力可以用 一个线性反馈移位寄存器装置来实现。
如图2所示为现有技术的根据3GPP定义的比特加扰过程得到的比特加 扰电路装置，其工作过程如下
移位寄存器装置最初加载一组预定的初始值；
对移位寄存器装置的预定比特进行第一次求和，并将总和输出给移位寄 存器装置的最高有效位；
对预定比特之和与CRC添加器001的输出比特进行第二次求和。
但3GPP定义的比特加扰器属于串行加扰器，每个时钟周期只能执行一 个比特的加扰。当HS-DSCH传输的数据量较大时，其编码速度将受到影响。 可能使数据不能快速、高效率地在应用层面进行传输。
因此，现有技术存在缺陷，而有待于改进和发展。
发明内容
本发明的目的是提供一种比特加扰的并行方法和装置，用于高速下行分 组接入信道执行，为了提高比特加扰的执行速度，将3GPP定义的比特加扰 过程采用并行装置来实现，该装置能同时对16比特的数据进行加扰处理。
本发明的技术方案包括
一种比特加扰的并行装置，其中，其包括一比特扰码序列生成器和一 加扰器；所述比特扰码序列生成器用于同时输出多个扰码比特分量；所述 加扰器用于同时输出对对应数据块和所述扰码比特分量加扰后的多个比特分量。
所述的装置，其中，所述多个为16个。
所述的装置，其中，所述比特扰码序列生成器输出的扰码比特分量设 为yw(l), yw(2)，…，yi+i(15)， yi+1(16),其中i-0,l,…,N,N为需要加扰的 16比特数据的个数；计算公式为
以初始值为yo(l)， y0(2)，…，y0(15)， y。(16);
力+lW =乃W+J#+2)+乂.伙+3) ++ 5) ; 1《fc《11
力+lW",("ll)+y,("9)+:^r—8)+为(A:—6)+为(A:)+为(A:+2)+y,-(A:十3);12SA^13 、.+1(*)=片(*一13)+片(*—10) + "(* — 9)十"^一6) + ^(*—1) + y,，) + y,^ + 2);A:-14 ( 1 )°
"+lW-乂.("14)+;^-13)+3^-12)+;^-ll)+乃(A:-10)+力(A:—6)+^(/0;15^"6
一种比特加扰的并行方法，其包括如下步骤
A、 根据3GPP协议规定得到比特扰码序列生成器的16比特初始值 yo(l)， y0(2)，…，y0(15)， y0(16);
B、 采用公式(1)生成16比特扰码序列yi+1(l), yi+1(2),…，yi+1(15)， yi+1(16),其中i-0，l，…，N，N为需要加扰的16比特数据的个数
>V+lW = 3#)+>^+2)+>#+3)+;#+5) ;
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C、 将比特扰码序列生成器输出的16比特序列yi+1(l)， yi+1(2),…， yi+i(15), yw(16)分别和加扰器的16比特输入数据块进行加扰搡作， 输出加扰后的16比特分量；
D、 重复步骤B， C，直到同一个数据块的所有比特加扰完毕。 所述的方法，其中，还包括
重复上述步骤A、 B、 C、 D，以执行多块数据块的加扰过程。 本发明所提供的 一种比特加扰的并行方法及装置，在一个时钟周期同时 对16比特的数据执行了比特加扰，比特加扰速度提高了 16倍，缩短了比 特加扰环节在整个HS-DSCH信道编码中的时间。
图1为现有技术的3GPP规定的高速下行共享信道(HS-DSCH)的编码
过程；
图2为现有技术的根据3GPP规定的比特加扰过程而产生的 串行比特加扰电路结构；
图3为本发明方法和装置的结构示意图； 图4为本发明方法和装置的电路结构；
具体实施例方式
以下结合附图，将对本发明的方法及装置的具体实施例进行较为详细的 说明。
本发明的比特加扰的并行装置，用于高速下行分組接入信道执行，如 图3所示，该装置包括一比特扰码序列生成器S001和一加扰器S002;所述 比特扰码序列生成器S001输出16个扰码比特分量，给所述加扰器S002; 所述加扰器S002输出数据块和比特扰码序列加扰后的16个比特分量。
具体的，本发明所述的比特加扰的并行装置，为一个同时生成16个比 特扰码序列的装置，如图4虚线的上面部分所示，和一个同时加扰16比特 数据的加扰装置，如图4虚线的下面部分所示。
本发明的比特加扰的并行方法，其包括如下过程根据3GPP协议规定 得到比特扰码序列生成器SOOl的16比特初始值yo(1), y0(2),…，y0(15), y0(16);根据以下公式(l),生成16比特扰码序列yi+1(l)， yi+1(2), ... ， yi+1(15)， yi+1(16),其中i-0，l，…，N,N为需要加扰的16比特数据的个数；
<formula>formula see original document page 8</formula>
然后，将比特扰码序列生成器S001输出的16比特序列yi+1(l), yi+1(2),…，yi+1(15)， yw(16)分别和加扰器S002的16比特输入数据块进行 加扰操作，输出加扰后的16比特分量；
重复上述过程，直到一个数据块的所有比特加扰完毕。 然后再重复上述各步过程，执行多块数据块的加扰过程。
具体的，本发明所述并行比特加扰装置的工作过程为 第一步，检测到开始标志START—FLAG时，按照3GPP的规定，装载 比特扰码序列的初始值y产l， y2=y3=...=y16=0。
第二步，生成比特扰码序列y,， y2, ...， y16。其包括以下步骤
A、 对y,， y2， ...， y,6中一些特定比特进行求和，包括15个2输入求 和单元，即15个2输入异或单元。单元Ol为y!和y4的异或；单元02为 y2和y5的异或；……；单元12为力2和力5的异或；单元13为yn和y"的 异或；单元14为y3和y9的异或；单元15为^和力。的异或。
B、 生成比特扰码序列yi， y2, ...， y16，由16个求和单元实现，包括 11个两输入求和单元和5个4输入求和单元，即11个两输入异或单元和5 个4输入异或单元。单元OOl为单元Ol和单元03的异或；单元002为单 元02和单元04的异或；……；单元010为单元10和单元12的异或；单 元Oll为单元11和单元13的异或；单元012为单元01、单元03、单元l2 和y!4的异或；单元013为单元02、单元04、单元13和力5的异或；单元 014为单元01、单元05、 yi4和y!6的异或；单元015为单元01、单元02、 单元14和丫15的异或；单元016为单元02、单元03、单元15和力6的异或；
将单元001异或的结果经过寄存器输出，即为求得的比特扰码序列y,; 将单元002异或的结果经过寄存器输出，即为求得的比特扰码序列y2; ……如此等等；
将单元016异或的结果经过寄存器输出，即为求得的比特扰码序列y16。 第三步，用第二步产生的比特扰码序列yi， y2，…，yw对输入的16比
特数据BOOl, B002,…，B016进行加扰，输出加扰数据DOOl, D002，…，
D016。
D001为B001和y,相异或的结果； D002为B002和y2相异或的结果； ……如此等等； D016为B016和y!6相异或的结果。
第四步，重复第二步、第三步，直到一个数据块的所有比特加扰完毕。 第五步，再重复上述第一步到第四步，直到所有的数据块加扰完毕。 本发明方法及装置对于在WCDMA无线通信系统中的高速数据分组发
送，可以在一个时钟周期同时对16比特的数据执行比特加扰，这样就縮短
了比特加扰环节在整个HS-DSCH信道编码中的时间。
《旦应当理解的是，上述针对具体实施例的描述较为详细，并不能因此而
认为是对本发明专利保护范围的限制，本发明的专利保护范围应以所附权
利要求为准。
权利要求
1、一种比特加扰的并行装置，其特征在于，其包括一比特扰码序列生成器和一加扰器；所述比特扰码序列生成器用于同时输出多个扰码比特分量；所述加扰器用于同时输出对对应数据块和所述扰码比特分量加扰后的多个比特分量。
2、 根据权利要求1所述的装置，其特征在于，所述多个为16个。
3、 根据权利要求2所述的装置，其特征在于，所述比特扰码序列生成 器输出的扰码比特分量设为yi+1(l), yi+1(2)，…，yi+1(15)， yi+1(16)，其中 i-0，l，…,N,N为需要加扰的16比特数据的个数；计算公式为以初始值为yo(l), y。(2)'…，y0(15), y0(16);力+1(*) = >^)+>#+2)+>;,#+3)+>#+5) ;"wW","—11)+"("9)+;#—8)+乂("6)+3^)+>^+2)+力("3);12"《13 乃+lW",("13) +片("10)+>#—9)+y,"—6)+乃(A:—1)+;#) + ># + 2);^14 ( 1 )-"+l(W-^^-14)+y,^-13)+:^.^-12)+y,(A:-ll)+3;,^-10)+^(A: —6)+y,(A:);15SA^16
4、 一种比特加扰的并行方法，其包括如下步骤A、 根据3GPP协议规定得到比特扰码序列生成器的16比特初始值 yo(l), y。(2)'…，y0(15)， y0(16);B、 采用公式(1)生成16比特扰码序列yi+1(l), yi+1(2),…，yi+1(15), yi+1(16)，其中i-0,l,…，N，N为需要加扰的16比特数据的个数为+1(^ = 3#)+>#+2)+力("3)+3# + 5) ; l^Sll乃+#)",("11)+>#—9)+力(A:—8)+力(卜6)+乂询+为("2)+;^ + 3);12^"3 力+#) = >#—13)+;#—10)+3#—9)+3#-6)+>#—1)+y,併+力("2);h14 bi+l(" = y'("14)+3^—13)+j#—12)+3^—ll)+y,.(A;—10)+>#—6)+>#);15^^16(1)C、 将比特扰码序列生成器输出的16比特序列yi+1(l), yi+1(2),…， yi+1(15)， yw(16)分别和加扰器的16比特输入数据块进行加扰操作: 输出加^L后的16比特分量； D、 重复步骤B, C,直到同一个数据块的所有比特加扰完毕。 5、根据权利要求4所述的方法，其特征在于，还包括 重复上速歩骤A、 B、 C、 D,以执行多块数据块的加扰过程。
全文摘要
本发明公开了一种比特加扰的并行方法及装置，其包括一比特扰码序列生成器和一加扰器；所述比特扰码序列生成器用于同时输出多个扰码比特分量；所述加扰器用于同时输出对对应数据块和所述扰码比特分量加扰后的多个比特分量。本发明所提供的一种比特加扰的并行方法及装置，在一个时钟周期同时对16比特的数据执行了比特加扰，比特加扰速度提高了16倍，缩短了比特加扰环节在整个HS-DSCH信道编码中的时间。
文档编号H04L29/06GK101098299SQ20061009045
公开日2008年1月2日 申请日期2006年6月27日 优先权日2006年6月27日
发明者文小芳, 赵延宾 申请人:中兴通讯股份有限公司