Td-scdma/3g/4g终端多径接收合并器的制作方法

专利名称：Td-scdma/3g/4g终端多径接收合并器的制作方法
技术领域：
本实用新型涉及一种TD-SCDMA及第三代移动通信(3G，含cdma2000、 UMTS、 TD-SCDMA等)、 第四代移动通信(4G)终端多径接收合并器，属移动通信技术制造领域。
技术背景TD-SCDMA及3G、 4G终端的收信机系统，是由射频接收机和基带接收机等两个子系统构成。 其中，射频接收机子系统负责完成对射频信号接收、放大以及射频信号解调处理，将射频信号转 换成基带信号。而基带接收机子系统则由多径接收单元和基带解调争元构成。其中，多径接收单 元负责完成从射频接收机子系统收到的基带信号中进一步提取出多径基带信号。而基带解调单元 则负责完成以下功能①多径合并(multipath combining);②信号比特能量估计和解扰(de scrambling);③软符号规整(soft symbol combining);④块解交织(block de-interleaving);Turbo解码；⑥CRC (循环冗余校验码)校验。发明内容本实用新型的目的是提供一种TD-SCDMA/3G/4G终端多径接收合并器，该终端基带解调单元 不包括无线信号多径接收处理前端，因此需要与外部的无线信号多径接收处理前端协同工作。对 于从无线信号多径接收处理前端收到的多径基带信号，首先经过该终端基带解调单元中的多径接 收合并器的处理，对多径信号进行有效的合并，才能用于进一步完成基带解调。一、TD-SCDMA/3G/4G终端基带解调单元的多径合并器MPCUTD-SCDMA/3G/4G终端基带解调单元的多径合并器MPCU负责接收来自各个多径接收前端(FFE) 输出的(I/Q)符号，并将这些(I/Q)符号做时间上的同步对齐，使多径接收、并行输入信号合 并成一路信号。如图1所示，MPCU由以下单元构成①数据存储器RAM: 1个环形FIF0 (先入先出)缓存器，用于保存从各个接收路径收到的新(I/Q)符号，以及保存对从各路径接收到的(I/Q) 符号的合并结果；②仲裁器arbiter:基于多径接收前端FFE在4个接收路径上提供的通知，裁 决各个路径接收的(I/Q)符号是否已经准备好；③读RAM指针产生器rd—ramj)tr:根据来自主 定时器master timer的新(I/Q)符号指示，对接收的每一个新(I/Q)符号进行计数，从而获得 MPCU当前要输出的I/Q符号(合并后的结果)在RAM中的位置，该位置指针记作rd—ram_ptr; 图1右上部的相加器图1右上部的相加器用于计算从RAM中取出完成合并的数据的地址； 图 l右下部的相加器图l右下部的相加器用于计算对接收到的(I/Q)符号进行合并的结果；⑥一 个相减器图1中的相减器用于计算从RAM中取出完成合并的数据的地址；⑦l个比较器(判断a > b):用于判断从多径接收前端收到的(I/Q)符号的下标是否超出允许合并的范围(该符号
已经不在RAM保存的范围内)。⑧一个门控开关电路在比较器输出信号的控制下，决定是否将某 一路径接收的(I/Q)符号用于合并。⑨多路输入寄存器和门控开关电路模块ml:锁存每一接收 路径当前输入的(I/Q)符号的下标(从帧起始位置开始计算)，并在仲裁器arbiter输出信号的 控制下，决定是否输入某一路径当前符号的下标用于计算写入RAM的地址。⑩多路输入寄存器和 门控开关电路模块m2:锁存每一接收路径输入的1/Q符号，并在仲裁器arbiter输出信号的控制 下，决定是否输入某一路径的符号用于合并。
MPCU完成的是多径接收机的后端处理，主要负责以下2个主要功能
1. 对多径接收的(I/Q)符号做时间上的对齐对于多径信号接收机而言，从各路径接收到 的同一信息(I/Q)符号在时间上是不同步的。同时，为多径接收机提供系统同步定时的主定时器
(Master Timer)输出的同步信号(即下文表8中来自主定时器的新I/Q符号指示)，是以最早到 达接收机的路径的信号为基准，它每20ms校正1/8码片，因而可能与最早到达的接收信号存在着 明显的失步。为保证对多径接收信息(I/Q)符号合并的准确性，需要对多径接收的(I/Q)符号 做时间上的对齐。
2. 对多径接收的(I/Q)符号做合并多径接收前端(FFE)负责完成(I/Q)符号合并前所 必需的去相位旋转(de-rotatiorO处理，而DSP中的解调器固件负责根据多径跟踪锁定的结果， 取消失步或信号较差的接收路径的输出。MPCL'只合并有效接收路径输出的信息(I/Q)符号。
对MPCU中RAM的存储空间大小的要求，是需要保证MPCU可完成相对主定时器的最大迟延为 5X64 = 320码片的多径接收信号进行补偿。图1中的MPCU模块的输入输出信号描述如表8所示。 MPCU在ck—cxl6时钟下工作。
二、 MPCU的工作过程
1、 RAM中的数据由所有的4个接收路径写入，且在MPCU模块完成合并处理，MPCU输出的数 据从RAM中读出。仲裁器arbiter用于各接收路径共享对RAM的访问，它根据多径接收前端FFE 在4个接收路径上提供的通知，裁决各个路径接收的(I/Q)符号是否已经准备好。
2、 在最高的传输速率时，每一对I/Q符号(包括1个I符号和1个Q符号)用4个码片调制。 此时，每经过4个调制码片的时间，MPCU收到一对I/Q符号(包括1个I符号和1个Q符号)。 由于MPCU本地时钟速率是调制码片速率的16倍，因而可知，在最高的传输速率时，每经过 4*16=64个时钟周期，MPCU收到一对I/Q符号(包括1个I符号和1个Q符号)。
3、 另一方面，对于每个接收路径输入的符号，MPCU经过合并处理，再写入到RAM中，需要 占用3时钟周期(读-加-写)；此外，MPCU再读出mpcu_0Ut—data需要2个时钟周期。整个操作 要3*4 + 2 = 14时钟周期。这个值小于64，可以保证仲裁器在最快的传输速率下可靠地工作。
4、 对RAM提供的存储空间的大小的要求，主要是考虑保证MPCU在最大多径迟延为±320(5*64) 个调制码片的情况下，可以正确地完成对多径接收的I/Q符号的合并。这就要求RAM提供9*64 个调制码片时间内传输的(I/Q)符号的缓存空间。在最大传输速率(每一对I/Q符号用4个码片
调制)下，9*64个调制码片时间传输9*64/4二144对(I/Q)符号。单对(I/Q)符号分别包舍16比特I 和16比特Q。分别来自4个不同的接收路径的4对1/Q符号(每一对1/Q符号包括1个I符号和1 个Q符号)合并后，分别形成18比特I和18比特Q信号(共36比特)。因而，RAM的大小要求是144*36 比特。出于可靠性考虑，RAM需要增加一定的冗余空间，因此，RAM的大小为160*36比特。
5、 对于来自每个接收路径的16比特I符号和16比特Q符号，MPCU在经过合并处理后(与 RAM相应的地址空间中保存的原有值相加)，再写入到RAM相应的地址空间中。
6、 MPCL—读RAM的指针rd—ram_ptr初始值为0。之后，，对于每一个mstr—new—sym， rd—ram_ptr 加一。
7、 MPCU输出的经过合并的数据，是从rd—ratru)tr所指向的RAM的存储单元中读出。
8、 读指针rd—ram_ptr的值采用模160计数。
9、 master timer所指示的当前(I/Q)符号写入MPCU的RAM的地址位置，与MPCU从RAM 中取当前输出的(已完成合并的)1/Q符号的地址位置，二者之间的偏移量卿cujnstr一dly取一 个固定值，为320/ (每对I/Q符号包含的调制码片数)，由DSP输入。在每一个帧边界处，DSP 更新此值。
10、 来自接收路径的数据所写入RAM的地址是ffej)cg_idx， mstr_pcg—idx, rd—ram_ptr, mpcujnstr—dly的函数。用下式计算写入RAM的地址指针的值wr—ram_ptr = (ffe_pcg」dx-mstr_pcg—idx) + (rd—ram_ptr+mpcu—mstr—dly)。
11、 在上式中，如果(ffe_pcg—idx-mstr_pcg idx) 〉 mpcu—mstr—dly,将会产生错误组合的 数据。在这种情况下该接收路径不能被用于合并数据。图1中的比较器(判断a 〉 b)用于完 成这一判断。图1中，a =(ffe_pcg_idx-mstr_pcg—idx), b = mpcu—mstr—dly。
12、 每次收到接收机基带解调单元复位信号时，MPCU中所有寄存器的值(包括ntranu)tr、 wr—ram_pt、 mpcu—out—data、 mstr—new—sym、 ffe_pcg—idx, mst:r_pcg—idx, mpcu—mstr—dly等) 和RAM的各个存储单元中的值被重新初始化为0。
13、 每次MPCU从RAM中的rd—ramj3tr取出完成合并的数据并输出后，rd—ranurtr所指向的 RAM的存储举元中的值被重新初始化为0。
本实用新型优点实现了对多径接收的(I/Q)符号做时间上的对齐及符号做合并。

图1是多径合并器MPCU的结构框图。
具体实施方式

实施例1:参照附图1。用于TD-SCDMA/3G/4G终端多径接收合并器由数据存储器5、仲裁器 3、读RAM指针产生器8、相加器IO、相加器9、相减器4、比较器7、门控开关电路6和U、多 路输入寄存器和门控开关电路模块2、多路输入寄存器和门控开关电路模块1构成，仲裁器3信 号输出端一路接多路输入寄存器和门控开关电路模块2的信号输入端、一路至MPCU的信号输入端;
多路输入寄存器和门控开关电路模块2的信号输出端一路接多路输入寄存器和门控开关电路模块 1的信号输入端、路接相减器4的信号输入端，相减器4的信号输出端一路接比较器7的信号 输入端、 一路接相加器10的信号输入端，相加器10的信号输出端接门控开关电路11的信号输入 端，门控开关电路ll的信号输出端接数据存储器5的信号输入端；多路输入寄存器和门控开关电 路模块1的信号输出端接门控开关电路6的信号输入端，门控开关电路6的信号输出端接相加器 9的信号输入端，相加器9的信号输出端接数据存储器5的信号输入端，数据存储器5的信号输 出端接相加器9和MPCU的信号输入端，读RAM指针产生器8的信号输出端接相加器10和门控开 关电路11的信号输入端。多路输入寄存器和门控开关电路模块由寄存器和开关电路构成。仲裁器 3 —信号输入端与读RAM指针产生器8的信号输入端拼接。
如图1所示，MPCU由以下单元构成①数据存储器RAM: 1个环形FIF0 (先入先出)缓存器， 用于保存从各个接收路径收到的新(I/Q)符号，以及保存对从各路径接收到的(I/Q)符号的合 并结果；②仲裁器arbiter:基于多径接收前端FFE在4个接收路径上提供的通知，裁决各个路 径接收的(1/Q)符号是否己经准备好;③读RAM指针产生器rd—ram_ptr:根据来自主定时器master timer的新(I/Q)符号指示，对接收的每一个新(I/Q)符号进行计数，从而获得MPCU当前要输 出的I/Q符号(合并后的结果)在MM中的位置，该位置指针记作rd一ranunr;图1右上部的 相加器图1右上部的相加器用于计算从RAM中取出完成合并的数据的地址；⑤图1右下部的相 加器图1右下部的相加器用于计算对接收到的(I/Q)符号进行合并的结果；⑥一个相减器图 1中的相减器用于计算从MM中取出完成合并的数据的地址；⑦1个比较器(判断a > b):用 于判断从多径接收前端收到的U/Q)符号的下标是否超出允许合并的范围(该符号己经不在RAM 保存的范围内)。⑧一个门控开关电路在比较器输出信号的控制下，决定是否将某一路径接收的
(I/Q)符号用于合并。⑨多路输入寄存器和门控开关电路模块ml:锁存每一接收路径当前输入 的(I/Q)符号的下标(从帧起始位置开始计算)，并在仲裁器arbiter输出信号的控制下，决定 是否输入某一路径当前符号的下标用于计算写入RAM的地址。⑩多路输入寄存器和门控开关电路 模块m2:锁存每一接收路径输入的I/Q符号，并在仲裁器arbiter输出信号的控制下，决定是否 输入某一路径的符号用于合并。
MPCU完成的是多径接收机的后端处理，主要负责以下2个主要功能
1. 对多径接收的(I/Q)符号做时间上的对齐
对于多径信号接收机而言，从各路径接收到的同一信息(I/Q)符号在时间上是不同步的。同 时，为多径接收机提供系统同步定时的主定时器(Master Timer)输出的同步信号(即表8中来 自主定时器的新IZQ符号指示)，是以最早到达接收机的路径的信号为基准，它每20ms校正1/8 码片，因而可能与最早到达的接收信号存在着明显的失步。为保证对多径接收信息(I/Q)符号合 并的准确性，需要对多径接收的(VQ)符号做时间上的对齐。
2. 对多径接收的(1/Q)符号做合并
多径接收前端(FFE)负责完成(1/Q)符号合并前所必需的去相位旋转(de-rotation)处 理，而DSP中的解调器固件负责根据多径跟踪锁定的结果，取消失步或信号较差的接收路径的输 出。MPCU只合并有效接收路径输出的信息(I/Q)符号。
对MPCU中RAM的存储空间大小的要求，是需要保证MPCU可完成相对主定时器的最大迟延为 5X64 = 320码片的多径接收信号进行补偿。图1中的MPCU模块的输入输出信号描述如表8所示 MPCU在ck—cxl6时钟下工作。
MPCU的工作过程1、 RAM中的数据由所有的4个接收路径写入，且在MPCU模块完成合并处 理，MPCU输出的数据从RAM中读出。仲裁器arbiter用于各接收路径共享对RAM的访问，它根据 多径接收前端FFE在4个接收路径上提供的通知，裁决各个路径接收的(I/Q)符号是否己经准备 好。2、在最高的传输速率时，每一对1/Q符号(包括1个I符号和1个Q符号)用4个码片调制。 此时，每经过4个调制码片的时间，MPCU收到一对i/Q符号(包括1个I符号和1个Q符号〉。 由于MPCU本地时钟速率是调制码片速率的16倍，因而可知，在最高的传输速率时，每经过 4*16=64个时钟周期，MPCU收到一对I/Q符号(包括l个I符号和l个Q符号)。3、另一方面， 对于每个接收路径输入的符号，MPCU经过合并处理，再写入到RAM中，需要占用3时钟周期(读 -加-写)；此外，MPCU再读出卿cu—out—data需要2个时钟周期。整个操作要3*4 + 2 = 14时 钟周期。这个值小于64，可以保证仲裁器在最快的传输速率下可靠地工作。4、对RAM提供的存 储空间的大小的要求，主要是考虑保证MPCU在最大多径迟延为±320 (5*64)个调制码片的情况 下，可以正确地完成对多径接收的1/Q符号的合并。这就要求RAM提供9*64个调制码片时间内 传输的(IZQ)符号的缓存空间。在最大传输速率(每一对I/Q符号用4个码片调制)下，9*64 个调制码片时间传输9*64/4=144对(I/Q)符号。单对(I/Q)符号分别包含16比特I和16比特 Q。分别来自4个不同的接收路径的4对I/Q符号(每一对I/Q符号包括1个I符号和1个Q符号) 合并后，分别形成18比特I和18比特Q信号(共36比特)。因而，RAM的大小要求是144*36比 特。出于可靠性考虑，RAM需要增加一定的冗余空间，因此，RAM的大小为160*36比特。5、对于 来自每个接收路径的16比特I符号和16比特Q符号，MPCU在经过合并处理后(与RAM相应的地 址空间中保存的原有值相加)，再写入到RAM相应的地址空间中。6、MPCU读RAM的指针rd_ranuDtr 初始值为0。之后，对于每一个mstr—new—sym， rd_ram_ptr加一。7、 MPCU输出的经过合并的数 据，是从rd—ram_ptr所指向的RAM的存储单元中读出。8、读指针rd—ram_ptr的值采用模160 计数。9、 master timer所指示的当前(I/Q)符号写入MPCU的RAM的地址位置，与MPCU从RAM 中取当前输出的(已完成合并的)1/Q符号的地址位置，二者之间的偏移量mpcu—mstr—dly取一 个固定值，为320/ (每对I/Q符号包含的调制码片数)，由DSP输入。在每一个帧边界处，DSP 更新此值。10、来自接收路径的数据所写入RAM的地址是ffej)cg—idx, mstr_pCgjdx, rd—ram_ptr, mpcujnstr—dly的函数。用下式计算写入RAM的地址指针的值wr—ram_ptr = (ffe—peg—idx-mstr—pcg—idx) + (rd_ram_ptr+mpcu—mstr—dly) 。 11、在上式中，如果
(ffe_pcg_idx-mstr—peg—idx) > mpcu—mstr—dly,将会产生错误组合的数据。在这种情况下该接 收路径不能被用于合并数据。图1中的比较器(判断a 〉 h)用于完成这一判断。图1中，a =(ffe—peg—idx-mstr—peg—idx)， b = mpcu_mstr—dly。 12、每次收到接收机基带解调单元复位 信号时，MPCU中所有寄存器的值(包括rd—ram_ptr、 wr—ram一pt、 mpcu一out—data、 mstr_new—sym、 ffe_pcg idx， mstr—peg—idx, mpcu—mstr—dly等)和RAM的各个存储单元中的值被重新初始化为 0。 13、每次MPCU从RAM中的rd—ramj)tr取出完成合并的数据并输出后，rd—ram—ptr所指向的 RAM的存储单元中的值被重新初始化为0。注上述内容中的mpcu—out_data、 mstr—new—sym、 ffe_pcg—idx， mstr—peg—idx, mpcu—mstr—dly等参数的意义，请参见表8所述。
需要理解到的是上述实施例虽然对本实用新型作了比较详细的说明，但是这些说明， 只是对本实用新型的简单说明，而不是对本实用新型的限制，任何不超出本实用新型实质精 神内的发明创造，均落入本实用新型的保护范围内。
权利要求1、 一种用于TD-SCDMA/3G,/4G终端多径接收合并器，其特征是由数据存储器(5)、仲裁器(3)、 读RAM指针产生器(8)、相加器(10)、相加器(9)、相减器(4)、比较器(7)、门控开关电路(6， 11)、多路输入寄存器和门控开关电路模块(2)、多路输入寄存器和门控开关电路模块(1)构成， 仲裁器(3)信号输出端一路接多路输入寄存器和门控开关电路模块(2)的信号输入端、 一路至 MPCU的信号输入端；多路输入寄存器和门控开关电路模块(2)的信号输出端一路接多路输入寄 存器和门控开关电路模块(O的信号输入端、 一路接相减器(4)的信号输入端，相减器(4)的 信号输出端一路接比较器(7)的信号输入端、 一路接相加器(10)的信号输入端，相加器(10) 的信号输出端接门控开关电路(U)的信号输入端，门控开关电路(11)的信号输出端接数据存 储器(5)的信号输入端；多路输入寄存器和门控开关电路模块(1)的信号输出端接门控开关电 路(6)的信号输入端，门控开关电路(6)的信号输出端接相加器(9)的信号输入端，相加器(9) 的信号输出端接数据存储器(5)的信号输入端，数据存储器(5)的信号输出端接相加器(9)和 MPCU的信号输入端，读RAM指针产生器(8)的信号输出端接相加器(10)和门控开关电路(11) 的信号输入端。
2、 根据权利要求1所述的用于TD-SCDMA/3GZ4G终端多径接收合并器，其特征是多路输入寄存 器和门控开关电路模块由寄存器和开关电路构成。
3、 根据权利要求1所述的用于TD-SCDMA/3G/4G终端多径接收合并器，其特征是仲裁器(3) — 信号输入端与读RAM指针产生器(8)的信号输入端拼接。
4、 根据权利要求1所述的用于TD-SCDMA/3G/4G终端多径接收合并器，其特征是该多径接收合 并器使用1个环形FIFO缓存器作为数据存储器RAM。
专利摘要本实用新型涉及一种TD-SCDMA移动通信终端的多径接收合并器，仲裁器信号端一路接寄存器和门控开关电路模块的信号端、一路至MPCU的信号端；寄存器和门控开关电路模块的信号端一路接寄存器和门控开关电路模块的信号端、一路接相减器的信号端，相减器的信号端一路接比较器的信号端、一路接相加器的信号端，相加器的信号端接门控开关电路的信号端，门控开关电路的信号端接数据存储器的信号端；寄存器和门控开关电路模块的信号端接门控开关电路的信号端，门控开关电路的信号端接相加器的信号端，相加器的信号端接数据存储器的信号端，数据存储器的信号端接相加器和MPCU的信号端，读RAM指针产生器的信号端接相加器和门控开关电路的信号端。
文档编号H04B7/04GK201039166SQ20062014113
公开日2008年3月19日 申请日期2006年12月18日 优先权日2006年12月18日
发明者李飞波, 许雪琦 申请人:浙江华立通信集团有限公司