专利名称：多路复用切换的制作方法
技术领域：
本发明涉及多路复用切换电路和多路复用切换方法，用于在W-CDMA(宽带码分多址)无线电通信系统的基站等中，对用于切换的多个信道上的输入分组进行多路复用。
背景技术：
传统地，在诸如数字便携式电话的无线电通信系统中，需要用于传输多个信道上的分组的分组传输设备提供高吞吐量性能，以便以较低成本处理被供应给它的大量小分组。然而，当同时供应更多的信道时，如果出现输入分组的激增，则分组将停滞在用于暂时存储输入分组的内部RAM(缓冲器)中。然后，当分组的停滞导致RAM区域的不足时，分组不能再存储在内部RAM中，这就可能引起处理上的延迟、缓冲器溢出等。
如图1所示，在传统的分组传输设备中，多个信道上的分组被多路复用并且被存储在RAM 601中，RAM 601设置在分组传输设备中。因此，当分组以激增方式被供应到每个信道时，如果注意一段时间，则分组将停滞在RAM 601中，因为输出处理跟不上供应到RAM 601中的分组。
因此，传统的分组传输设备需要具有大容量存储区域，用于在分组集中于同时具有很多输入信道和输出信道的网络中时存储分组。如果RAM用作存储区域的容量可以增加，则即使出现输入分组的激增，分组也可以存储在其中。
然而，由于器件的价格、电路规模等的限制，难以无限地增加RAM的容量。
另一方面，如果输出吞吐量可以被增加，则分组可以被发出，而不停滞在内部RAM中，从而不需要增加内部RAM的容量。然而，因为输出吞吐量是基于内部电路的工作频率而确定的，所以由于工作频率上的限制，难以无限地增加输出吞吐量。
为了解决上述问题，JP2005-020609A公开了一种用于管理存储器的存储区域以暂时将数据存储在与网络相连的设备中并且在存储区域的空闲容量减少时限制输入数据的方法。
然而，尽管在上述专利文献中所公开的方法可以解决设备中的分组数据溢出问题，但是仍存在分组数据将停滞在前一设备中的问题，因此前一设备的RAM容量必须增加。另外，由于数据分组所存储的位置只是从所关心的设备移到了前一设备，因此所公开的方法不能解决消除数据传输延迟的问题。
发明内容
本发明的目的在于提供一种能够容易地对分组数据进行多路复用和切换而不引起任何延迟的多路复用切换电路和多路复用切换方法。
在本发明中，从多个输入信道供应的分组的位宽被统一成预先设定的位宽。具有统一位宽的分组在多个输入信道之间被同步。通过将同步分组乘以基于输入信道的正交码而将它们进行扩散。扩散的分组被多路复用，将多路复用的分组乘以根据被传递到输出信道的分组被供应到的输入信道的切换正交码以重构从输入信道供应的分组。
在这种方式下，即使当分组的进入速率超过输出吞吐量，或者即使当分组被暂时存储在诸如RAM的存储器中以吸收过多的速率时，多路复用的分组都能被处理而不增加处理时间和存储多路复用的分组的RAM区域。然后，分组数据可以被容易地多路复用和切换而不引起任何延迟。
参照示出了本发明的示例的附图，本发明的上述及其他目的、特征和优点将从下面的描述中变得清楚。
图1示出了如何将分组存储在传统的分组传输设备中；图2示出了根据本发明的多路复用切换电路的一个实施例；图3示出了图2所示的正交码多路复用切换存储器单元的示例性配置；图4是描述图2和图3中所示的多路复用切换电路中的多路复用切换方法的顺序图；图5示出了如何统一暂时存储在位宽转换/同步FIFO中的分组的位宽；以及图6示出了图4中的步骤5至步骤7是如何处理分组的。
具体实施例方式
参照图2，示出了多路复用切换电路的示例，该多路复用切换电路包括接收FIFO 101-1至101-m；正交码设定寄存器102-1至102-m；正交码多路复用切换存储器单元103；外部接口转换单元104-1至104-n。
接收FIFO 101-1至101-m是快进快出存储器，每个存储器用于暂时存储信道CH1至CHm上的输入分组，并且用于根据内部时钟的定时来读取输入分组以使输入分组与内部时钟同步。正交码设定寄存器102-1至102-m是每个用于在其中设定如下正交码的寄存器用于在相应信道中扩散输入分组的正交码(金色码(Gold code)、Walsh-Hadamard码等)和用于在相应信道中重构输出分组的切换正交码。在该连接中，正交码和切换正交码可以根据同时使用的信道数和存储器的位宽(码长)而随意设定。正交码多路复用切换存储器单元103用在正交码设定寄存器102-1至102-m中所设定的正交码来扩散从接收FIFO 101-1至101-m发送的分组。正交码多路复用切换存储器单元103也对所扩散的分组进行多路复用，暂时存储多路复用的分组，并且用在正交码设定寄存器102-1至102-m中所设定的切换正交码来重构暂时存储的分组。外部接口转换单元104-1至104-n将在正交码多路复用切换存储器单元103所处理的分组转换为具有与连接到外部的各个外部接口相对应的格式的分组。这里，虽然CH号通常从零开始，但是为了便于描述，输入CH号标为1至m，输出CH号标为1至n。
如图3所示，图2所示的正交码多路复用切换存储器单元103包括位宽转换/同步FIFO 201-1至201-m；扩散单元202；多路复用单元203；RAM 204；和重构单元205。位宽转换/同步FIFO 201-1至201-m使用FIFO(先进先出)存储器在输入分组的信道之间建立同步，并且统一分组的位宽以将相同位宽的分组写入到内部电路中。扩散单元202用在图2所示的正交码设定寄存器102-1至102-m中所设定的正交码来扩散经过了信道之间的同步和位宽转换/同步FIFO 201-1至201-m中的位宽转换的分组。多路复用单元203将在扩散单元202中扩散了的分组进行多路复用。RAM 204暂时存储在多路复用单元203中多路复用的分组。重构单元205通过读取暂时存储在RAM 204中的分组、将所读取的分组乘以与输出目的地相对应的切换正交码并且提取所希望的分组来进行切换操作，其中所述切换正交码是在图2所示的正交码设定寄存器102-1至102-m中设定的。应该注意RAM 204是在分组的进入速率超过吞吐量时为停滞的分组设置的，因此在输出吞吐量超过分组的进入速率时不需要RAM 204。
接下来，将参照图4描述图2和图3所示的多路复用切换电路中的多路复用切换方法。
首先，输入信道CH1至CHm上的分组通过SerDes电路(未示出)而被去串行化，并且在步骤1中分别被存储在接收FIFO 101-1至101-m中。然后在步骤2，根据本发明的多路复用切换电路的内部时钟定时来读取所存储的分组。换句话说，分组从外部时钟转移到内部时钟。
在步骤3，根据内部时钟的定时从接收FIFO 101-1至101-m所读取的分组被暂时存储在正交码多路复用切换存储器单元103的位宽转换/同步FIFO 201-1至201-m中。
暂时存储在位宽转换/同步FIFO 201-1至201-m中的分组被统一成预先设定的位宽。
图5示出了输入信道CH1上的分组和输入信道CH2上的分组被统一成具有128比特位宽的示例。输入信道CH1上的分组共有40比特，分组长度等于5，位宽等于8比特。而输入信道CH2上的分组共有16比特，分组长度等于2，位宽等于8比特。而且，预先设定的位宽是128比特，分组中剩余的比特保持为空。在这种情况下，可以在空的数据比特中插入“0”。在图5所示的示例中，因为输入CH1上的分组中的比特总数等于40，所以除了这40比特之外的剩余88比特保持为空，从而组成128比特的分组。而在输入CH2上的分组中，因为比特总数等于16，所以除了这16比特之外的剩余112比特保持为空，从而组成128比特的分组。
而且，当在步骤4从位宽转换/同步FIFO 201-1至201-m读取具有统一位宽的分组时，这些分组在读取之前被在信道之间同步以匹配分组的开始位置，当分组被存储在位宽转换/同步FIFO 201-1至201-m中时，分组开始位置因信道而异。例如，考虑了这样的情况可以由定时器、计数器等产生周期性读取脉冲，以使得暂时存储在位宽转换/同步FIFO 201-1至201-m中的分组在周期性读取脉冲被施加到位宽转换/同步FIFO 201-1至201-m时被同时读取。
从位宽转换/同步FIFO 201-1至201-m所读取的分组中的每一个分组都在步骤5中由扩散单元202扩散。具体地说，分别用从位宽转换/同步FIFO 201-1至201-m所读取的分组乘预先在如图2所示的正交码设定寄存器102-1至102-m中设定的正交码中的每一个。
在步骤6，在扩散单元202中所扩散的分组在多路复用单元203中被多路复用。在这种情况下，由于施加到多路复用单元203的分组已经在信道之间被同步，因此多路复用单元203以那些分组被施加到多路复用单元203的顺序来对被同时发出的那些分组进行多路复用。
然后在步骤7，在多路复用单元203中多路复用的分组被暂时存储在RAM 204中。
图6给出了存在三个信道CH1、CH2和CH3的示例，分组被施加到这三个信道上。在这些信道上的分组已在扩散单元202中被扩散并且已在多路复用单元203中被多路复用了之后，这些分组在各个时隙中被以a(CH1+CH2+CH3)、b(CH2+CH3)、c(CH1+CH3)和d(CH2)的形式存储在RAM 204中。在这种方式下，处理它们所需要的处理时间等于每个信道的处理时间。
现在对图6所示的根据本发明的处理和图1所示的传统处理进行比较。在传统的处理中，由于来自各个输入信道的分组以分组被供应的顺序被写入到内部RAM 601中，因此需要足够的RAM区域来存储进入的分组，并且分组的处理引起延迟。相反，根据本发明的处理将信道之间的分组进行多路复用，因此对于一个信道仅需要一个RAM区域和一段处理时间，从而可以提高处理速度并通过RAM容量的减少来降低成本。这里，考虑了由于可能随机发生在每个信道上的分组激增而引起的信道之间RAM区域的不均匀使用率。然而，由于RAM 204在多路复用过程中可以被共享以防止不均匀使用率，因此本发明因为RAM 204的高效使用而有利。因此可以增加输入信道的数目，而不增加处理时间或RAM区域。
随后在步骤8，读取暂时存储在RAM 204中的分组。
从RAM 204所读取的分组已被多路复用。因此，在步骤9，在重构单元205中将分组进行重构以从多路复用的分组中将希望的分组传递到各个目的地(输出信道)。这种重构处理涉及将从RAM 204读取的分组分别乘以在图2所示的正交码设定寄存器102-1至102-m中预先设定的切换正交码。在这种情况下，执行乘法以使得在希望的输入信道上的分组被传递到希望的输出信道。例如，当如图3所示，输入CH2分组被传递到输出信道CH1时，通过将多路复用的分组乘以切换正交码来重构输入CH2分组，该切换正交码来自在正交码设定寄存器102-1至102-m中被设定以重构CH2分组的切换正交码之中。另一方面，当输入CHm分组被传递到输出信道CH2时，通过将多路复用的分组乘以切换正交码来重构CHm分组，该切换正交码来自在正交码设定寄存器102-1至102-m中被设定以重构CHm分组的切换正交码之中。此外，当输入CH1分组被传递到输出信道CHn时，通过将多路复用的分组乘以切换正交码来重构CH1分组，该切换正交码来自在正交码设定寄存器102-1至102-m中被设定以重构CH1分组的切换正交码之中。通过在正交码设定寄存器102-1至102-m中设定适当的切换正交码，可以随意改变这些组合。
在重构单元205中重构的分组中的每一个都被发送到外部接口转换单元104-1至104-n，并且在它们的最终目的地处被转换为符合器件和电路的格式的分组。
虽然以特定的术语描述了本发明的优选实施例，但是这些描述仅用于说明性目的，应该了解到可以作出改变和变化，而不脱离权利要求书的精神或范围。
权利要求
1.一种多路复用切换电路，用于将从多个输入信道供应的分组的位宽统一成预先设定的位宽，在所述位宽被统一了的所述分组被输入到的所述多个输入信道之间建立同步，通过将经同步的分组乘以根据所述输入信道的正交码来扩散所述经同步的分组，对所扩散的分组进行多路复用，将多路复用的分组乘以切换正交码以重构所述分组，并且将所述分组传递到输出信道，其中所述切换正交码是根据被传递到所述输出信道的分组被供应到的输入信道的。
2.一种多路复用切换电路，包括位宽转换/同步FIFO，用于将从多个输入信道供应的分组的位宽统一成预先设定的位宽，并且用于在所述位宽被统一了的所述分组被输入到的所述多个输入信道之间建立同步；扩散单元，通过将由所述位宽转换/同步FIFO所同步的所述分组乘以根据所述输入信道的正交码来扩散所述分组；多路复用单元，用于对由所述扩散单元扩散的所述分组进行多路复用；以及重构单元，用于将由所述多路复用单元多路复用的所述分组乘以切换正交码以重构所述分组并且将所述分组传递到输出信道，其中所述切换正交码是根据被传递到所述输出信道的分组被供应到的输入信道的。
3.如权利要求1所述的多路复用切换电路，其中所述正交码和所述切换正交码是金色码。
4.如权利要求2所述的多路复用切换电路，其中所述正交码和所述切换正交码是金色码。
5.如权利要求1所述的多路复用切换电路，其中所述正交码和所述切换正交码是Walsh-Hadamard码。
6.如权利要求2所述的多路复用切换电路，其中所述正交码和所述切换正交码是Walsh-Hadamard码。
7.一种切换方法，用于对从多个信道供应的分组进行多路复用，并且用于将所述分组传递到多个输出信道，所述方法包括以下步骤将从多个输入信道供应的分组的位宽统一成预先设定的位宽；在所述位宽被统一了的所述分组被输入到的所述多个输入信道之间建立同步；将经同步的分组乘以根据所述输入信道的正交码；多路复用乘以所述正交码的所述分组；以及将多路复用的分组乘以切换正交码，所述切换正交码是根据被传递到输出信道的分组被供应到的输入信道的。
8.如权利要求7所述的方法，其中所述正交码和所述切换正交码是金色码。
9.如权利要求7所述的方法，其中所述正交码和所述切换正交码是Walsh-Hadamard码。
全文摘要
本发明公开了一种用于简单地对分组数据进行多路复用和切换而不引起延迟的多路复用切换。从多个输入信道供应的分组的位宽被统一成预先设定的位宽。位宽统一的分组在多个输入信道之间被同步。通过将同步分组乘以基于输入信道的正交码而将它们进行扩散。扩散的分组被多路复用，将多路复用的分组分别乘以根据传递到输出信道的分组被供应到的输入信道的切换正交码以重构从输入信道供应的分组。然后分组被传递到输出信道。
文档编号H04Q7/38GK101035314SQ20071007975
公开日2007年9月12日 申请日期2007年3月7日 优先权日2006年3月8日
发明者堀越修平 申请人:日本电气株式会社