下行链路接收机比特速率处理器的结构的制作方法

专利名称：下行链路接收机比特速率处理器的结构的制作方法
技术领域：
本发明涉及无线通信系统，更具体地说，涉及在无线系统中使用的下行
链路接收机比特率处理器。本发明在TDSCDMA无线系统中尤其有用，但本 发明并不限于TDSCDMA系统。
背景技术：
TDSCDMA (时分同步码分多址)是3G (第三代)空中接口的物理层的 无线无线电标准。与采用频分双工的WCDMA和CDMA2000不同，TDSCDMA 被设计为利用同步CDMA技术的时分双工/多址(TDD/TDMA)操作。
TDSCDMA结合使用多址技术及时域双工，以支持对称业务量和非对称 业务量。针对上行链路业务量及下行链路业务量来变化地分配时隙，这使得 TDSCDMA能够满足非对称业务量要求并支持多种用户。在TDSCDMA系统 中，多址技术采用唯一代码(unique code)和时间签名(time signature)这二 者来对给定小区中的用户进行区分。TDSCDMA标准定义了具有三个层的帧 结构无线帧、子帧和时隙。无线帧为10ms。子帧为5 ms并被划分为七个 时隙。 一个时隙有四个部分训练序列(midamble)、位于该训练序列两侧 的两个数据字段、以及保护周期。接收机使用训练序列进行信道估计。
在CDMA系统中，多个用户同时接入相同的信道。通过被称为扩频码的 代码来将各个用户与其它用户进行区分。然而，加入到该系统中的各个新用 户产生与其它用户的干扰。在CDMA系统中，该多址接入干扰(MAI)是系 统容量的限制因素。
多址接入干扰对CDMA系统中的全部用户有同样的影响。为了解决这一问题，其它系统使用诸如rake接收机的检测方案。然而，因为rake接收机在 检测过程中仅考虑用户的信号信息，而没有试图辨别来自其它用户的干扰， 所以rake接收机是次优的。相比之下，联合检测算法对全部用户并行地进行 处理，因此包括来自其它用户的干扰信息。联合检测方案较为复杂且计算开 销大。其复杂度随着代码的数量增大而呈指数增长。因为一个时隙中的用户 数量限定为16，所以联合检测非常适合于TDSCDMA系统。结果，可以得到 具有合理复杂度的联合检测器。
在传统通信系统中，基带接收机包括两个主要部分内接收机(也被称 作均衡器或码片速率处理器，其减轻了多径及干扰的影响)和外接收机(其 执行信道解码及其它符号速率处理)。可以使用不同的方法来实现TDSCDMA 基带处理器的电路，从可编程数字信号处理器到专用集成电路(ASIC)均可。 可编程数字信号处理器的优点是针对不同应用较为灵活，但可能不具有足够 的计算速度来实时地处理TDSCDMA信号。ASIC能够具有较高的计算速度， 但对于不同的应用和不同的处理算法其灵活度有限。
因而，存在对实现高计算速度、灵活度及可编程的TDSCDMA体系结构 及实现的需要。

发明内容
根据本发明的第一方面，提供了一种用于处理无线系统中的物理信道数 据的比特速率处理器。所述比特速率处理器包括前端处理器，所述前端处 理器用于处理所述物理信道数据并生成经编码的传输信道数据(encoded transport channel data);传输信道缓冲器，所述传输信道缓冲器用于存储所述 经编码的传输信道数据，所述传输信道缓冲器跟在所述前端处理器中的解速 率匹配操作之后；以及后端处理器，所述后端处理器用于处理来自所述传输 信道缓冲器的所述经编码的传输信道数据并生成解码后的传输信道比特。
根据本发明的第二方面，提供了一种用于处理无线系统中的物理信道数据的比特速率处理器。所述比特速率处理器包括帧缓冲器，所述帧缓冲器 接收所述物理信道数据；第一级，所述第一级用于对来自所述帧缓冲器的所
述物理信道数据进行解映射并提供解映射后的物理信道数据；中间帧缓冲器， 所述中间帧缓冲器从所述第一级接收所述解映射后的物理信道数据；第二 级，所述第二级用于处理来自所述中间帧缓冲器的所述解映射后的物理信道 数据并提供经编码的传输信道数据；传输信道缓冲器，所述传输信道缓冲器 用于从所述第二级接收所述经编码的传输信道数据；第三级，所述第三级用 于处理来自所述传输信道缓冲器的所述经编码的传输信道数据并提供解码后 的传输信道比特；以及输出缓冲器，所述输出缓冲器从所述第三级接收所述 解码后的传输信道比特。
根据本发明的第三方面，提供了一种用于对无线系统中的物理信道数据 进行处理的方法。所述方法包括如下步骤帧缓冲器接收所述物理信道数据； 第一级对来自所述帧缓冲器的所述物理信道数据进行解映射以提供解映射后 的物理信道数据；将来自所述第一级的所述解映射后的物理信道数据写入中 间帧缓冲器；在第二级对来自所述中间帧缓冲器的所述解映射后的物理信道 数据进行处理以提供经编码的传输信道数据；将来自所述第二级的所述经编 码的传输信道数据写入传输信道缓冲器；在第三级对来自所述传输信道缓冲 器的所述经编码的传输信道数据进行处理以提供解码后的传输信道比特；以 及将所述解码后的传输信道比特写入输出缓冲器。
根据本发明的第四方面，提供了一种无线系统的基带处理器，所述基带 处理器包括联合检测器，所述联合检测器用于处理接收的数据并响应于此 而提供物理信道数据；比特速率处理器，所述比特速率处理器包括用于处 理所述物理信道数据并生成经编码的传输信道数据的前端处理器，用于存储 (hold)所述经编码的传输信道数据的传输信道缓冲器，和用于处理来自所述传 输信道缓冲器的所述经编码的传输信道数据并生成解码后的传输信道比特的 后端处理器；以及控制处理器，所述控制处理器用于控制所述联合检测和所述比特速率处理器的操作以向该比特速率处理器提供控制参数和触发该比特 速率处理器的操作。
根据本发明的第五方面，提供了一种用于对无线系统中的物理信道数据
进行处理的比特速率处理器。所述比特速率处理器包括两级或更多级，每 级包括处理电路用于执行所述比特速率处理器的一个或更多个操作；以及多 个缓冲器，所述多个缓冲器包括向第一级提供所述物理信道数据的帧缓冲 器；对由最后级生成的解码后的传输信道比特进行存储的输出缓冲器；以及 处于所述第一级和所述最后级之间的至少一个的中间缓冲器。


为了更好地理解本发明，参照通过引用方式合并于此的附图，在附图中 图1是根据本发明的一个实施方式的TDSCDMA接收机的简化框图2是TDSCDMA数据结构的示意性表示；'
图3是根据本发明的一个实施方式的比特率处理器的简化框图4是示出由比特率处理器执行的操作的流程图5是实现根据本发明的一个实施方式的比特率处理器的框图6是根据本发明一个实施方式的联合检测器与比特率处理器之间的接口 的示意性表示；
图7是例示对帧缓冲器的输入格式的示意图7A是例示帧缓冲器的结构的示意图8是例示由物理信道解映射引擎执行的操作的示意图9是物理信道解映射引擎的框图IO是物理信道解映射引擎的状态机图11是第二解交织器(de-interleaver)的框图12是第二解交织器的状态机图13是解扰器(descrambler)的框图；图14是解速率(de-rate)匹配引擎的框图； 图15是解速率描述符管理器的状态机图； 图16是解速率匹配选择逻辑的框图n是解速率匹配引擎的框图18是解速率匹配传输信道缓冲器写逻辑的框图； 图19是縮放因子估计电路的框图20A是例示不同传输时间间隔复用到单个编码复合传输信道中的传输 信道的时序图20B是例示在时间上没有对准的两个编码复合传输信道的时序图； 图20C是示例帧对齐的两个编码复合传输信道的时序图； 图21A是例示在WCDMA系统中使用的传输信道缓冲器结构的第一实施 方式的示意图21B是例示在TDSCDMA系统中使用的传输信道缓冲器结构的第二实 施方式的示意图22是后端处理器的框图23是传输信道缓冲器管理器的状态机图24是縮放电路的框图25是例示縮放算法的图26是turbo解码器的框图27是viterbi解码器的框图28是输出缓冲器写逻辑的框图；以及
图29是输出缓冲器读逻辑的框图。
具体实施例方式
图1中示出了 TDSCDMA无线设备的下行链路接收机的框图。射频机10 经由天线12对信号进行接收，并将该信号提供给模拟基带(ABB)电路14。 模拟基带电路在模拟域中对所接收的信号进行处理，并在其输出端提供数信号。该接收机还包括数字基带电路20和协处理器22。数字基带电路20可 以包括诸如可编程数字信号处理器(DSP) 24之类的控制处理器。DSP24可 以包括内核处理器、存储器、DMA控制器和各种接口电路。DSP 24可以经 由外部协处理器总线30与协处理器22进行通信，外部协处理器总线30由数 字基带电路20中的主外部协处理器接口(ECPI)32和协处理器32中的从ECPI 34进行控制。协处理器22可以包括比特率处理器40和联合检测器42。比特 率处理器40和联合检测器42经由外部协处理器总线30与DSP 24进行通信。 在一些实施方式中，协处理器22的部件可以与DSP 24—起包括在数字 基带电路20中。在这些实施方式中，DSP 24、比特率处理器40以及联合检 测器42可以通过一条或更多条内部总线彼此连接，而不需要外部协处理器总 线30。
图2中示出了 TDSCDMA数据结构的示意性表示。将数据作为无线帧序 列60、 62等进行发送，各个无线帧的时长为10 ms (毫秒)。各个无线帧被 划分为两个子帧子帧64和子帧66，各个子帧的时长为5 ms。各个子帧由 七个时隙70、 72等组成，各个时隙的时长为0.675 ms。各个时隙包括四个部 分144码片时长的训练序列、位于该训练序列之前及之后并具有352码片时 长的两个数据字段、然后是16个码片的保护周期。训练序列携带有已知数据， 并由接收机用于进行信道估计。可以根据各个方向上的业务量而在上行链路 业务量与下行链路业务量之间划分各个子帧中的七个时隙。
联合检测器对各个下行链路时隙所接收的数据进行处理，并生成物理信 道数据。各个时隙可以包括最多16个用户和最多16个扩频码。联合检测器 的主要功能是求解以下线性等式-
其中，T是表示信道特性的矩阵，r是表示接收信号的向量，^表示噪声。联 合检测器对全部用户信号并行地进行处理，因此包括来自其它用户的干扰信 息。联合检测器根据用户而对物理信道数据进行区分。在一些实施方式中，可以由联合检测器42与DSP 24分别承担联合检测操作。例如，DSP可以执 行信道估计和后处理，而联合检测器42可以执行矩阵计算。
再次参照图1 ，比特率处理器40和联合检测器42是在DSP 24的控制下 执行计算的电路。联合检测器42从DSP 24接收数据、控制参数和控制信号
(例如，用于开始处理的触发)。联合检测器42对数据进行处理，并将处理 后的数据返回给DSP24。类似地，比特率处理器40从DSP 24接收物理信道 数据、控制参数和控制信号(例如，用于开始处理的触发)。比特率处理器 40根据控制参数对数据进行处理，并将解码后的传输信道比特返回给DSP 24。 如稍后所述，可以由DSP 24与协处理器22分别承担基带处理功能。DSP 24 是可编程的，并且可以执行能够以相对容易的方式进行修改及更新的功能， 而协处理器22是硬线(hardwired)的，并通过可编程的固定功能参数来执行 固定功能。通常，联合检测器42和比特率处理器40执行较少发生变化的计 算密集型的功能，而DSP 24执行非计算密集型的并且可能发生变化的或者可 能由不同用户以不同方式执行的功能。
图3示出了根据本发明的一个实施方式的比特率处理器40的简化框图。 比特率处理器40包括前端处理器300、后端处理器302以及连接在前端处理 器300与后端处理器302之间的传输信道缓冲器。前端处理器300从DSP 24
(图1)接收物理信道数据，并将经编码的传输信道数据提供给传输信道缓冲 器304。物理信道数据由联合检测器42生成，并通过DSP 24而被提供给比特 率处理器40。前端处理器300涉及编码复合传输信道(CCTrCH)级的处理。 后端处理器302对来自传输信道缓冲器304的经编码的传输信道数据进行处 理，并将经解码的传输信道比特提供给DSP24。后端处理器302以传输信道
(TrCH)为基础进行操作。在物理信道数据包含多于一个编码复合传输信道 的情况下，由前端处理器300串行地对编码复合传输信道进行处理。在各个 编码复合传输信道包含多于一个传输信道的情况下，由后端处理器302串行 地对传输信道进程处理如图3所示，比特率处理器40的体系结构包括计算级(computation stage) 和缓冲存储器。在图3的实施方式中，比特率处理器40包括前端处理器300 中的第一级310和第二级312、以及后端处理器302中的第三级314。因此， 前端处理器300包括第一级310、第二级312、帧缓沖器320和中间帧缓冲器 322。后端处理器302包括第三级314和输出缓冲器324。下面描述由第一级、 第二级和第三级执行的操作。
帧缓冲器320接收由联合检测器(图1)生成的物理信道数据，并将该物 理信道数据提供给第一级310以进行处理。中间帧缓冲器322从第一级310 接收解映射的物理信道数据，并将该解映射的物理信道数据提供给第二级 312。传输信道缓冲器304从第二级312接收经编码的传输信道数据，并将该 经编码的传输信道数据提供给第三级314。输出缓冲器324从第三级314接收 经解码的传输信道比特，并将该经解码的传输信道比特提供给DSP24。帧缓 冲器320、中间帧缓冲器322、传输信道缓冲器304和输出缓冲器324中的各 个均是可独立地、分别寻址的存储器。在一些实施方式中，可以由一个更大 的存储器或者其它结构的缓冲器来代替这四个缓冲器。
进一步如图3所示，第一级310、第二级312和第三级314均从DSP 24 接收参数和控制信号。这些参数指定了在各个级中如何对数据进行处理，而 控制信号对处理进行控制。例如，来自DSP24的控制信号可以通知比特率处 理器40:帧缓冲器320已经填满数据并且可以开始对数据进行处理。第一级 和第三级还向DSP 24提供例如表示处理任务已经完成的状态信号。
在图4的流程图中例示了与比特率处理相关联的操作。块350表示由数 字信号处理器中的软件执行的操作，而块352表示由协处理器22中的比特率 处理器40执行的操作。DSP24执行速率匹配参数计算和控制信道的解码，并 且还将物理信道数据提供给比特率处理器40。在比特率处理器40中，由第一 级310执行物理信道解映射步骤354及子帧去分段(de-segmentation)步骤355 。 由第二级312执行第二解交织或者CCTrCH解交织步骤356、物理信道去分段步骤357、软判决解扰(descrambling)步骤358、传输信道解复用 (demultiplexing)步骤360、解速率匹配(de-rate matching)步骤362、无线 帧级联(concatenation)步骤364和传输信道解交织/去均衡(de-equalization) 步骤366。由第三级314执行信道解码步骤370、码块级联步骤372和CRC 校验步骤374。因此，第二级312和第三级314分别执行比特率处理的一个以 上操作。如图所示，在传输信道解复用步骤360中，数据被分解(split up) 到传输信道中。
图5中示出了比特率处理器40的实现。如图所示，第一级310包括物理 信道解映射引擎400。第二级312包括第二解交织器410、解扰器412、解速 率匹配引擎414和第一解交织器416。第三级314包括縮放电路420、 turbo 解码器422、 viterbi解码器424、复用器426和CRC校验器428。第三级314 可以执行turbo解码、viterbi解码或者不执行解码。参数和控制信号经由ECP 总线30和从ECPI接口 34提供给比特率处理器40。
比特率处理器的第一级310包括图5的实施方式中的解映射引擎400。解 映射引擎400从帧缓冲器320读取物理信道数据，并将解映射后的物理信道 数据写入中间帧缓冲器322。专用帧缓冲器320 (不用于存储其它数据)减少 了对DSP 24的限制。通过将中间帧缓冲器322设置于紧接着解映射引擎400 之后，可以在比特率处理操作的早期阶段清空帧缓冲器320。使用"帧缓冲器 清空"中断，DSP24可以将帧缓冲器的载入与前一帧的比特率处理交叠。这为 DSP 24提供了对系统总线带宽和帧吞吐量进行管理的灵活度。帧缓冲器320 被分为用于存储两个子帧的几个区域。各个子帧的基址与帧内容无关。通过 使用并发的解映射引擎，可以同时对这些子帧进行解映射，并且可以在无任 何损失的情况下承担(absorb)子帧级联任务。
比特率处理器的第二级312执行接收机链的几个操作。通过在各个任务 之间使用流接口而不是针对各种任务使用专用存储器，节省了大量存储器空 间。TDSCDMA标准将位于解速率匹配的输入端处的传输时间间隔(TTI)储器的大小规定为输出数据速率的6.6倍。这就要将TTI存储器设置于解速率 匹配引擎的输入端处。通过在第二级312中设置解速率匹配引擎4M，节省了 50%以上存储器空间。通过将传输信道解交织器设置于传输信道缓冲器304 的输入端处并使用具有字节选择的更宽传输信道缓冲存储器，与输出端处的 地址查找功能相比，简化了传输信道解交织实现。
比特率处理器的第三级314包括解码器，该解码器执行比特率处理器中 的在计算上最复杂的任务。通过在第三级314中分隔出该任务，DSP24可以 在解码器之前灵活地绕过该任务。通过将传输信道缓冲器304设置于DSP 24 的控制下，DSP 24能够控制对信道及其序列的解码，或者在不要求对特定帧 进行信道解码的情况下能够确定根本不激活解码过程。
通过使用具有两个存储器库(memory bank)的输出缓冲器324，比特率 处理器可以存储输出数据的两个帧的结果。因此DSP又有10 ms时间对输出 进行读取。这有助于DSP 24更有效地管理系统总线带宽。
图3中所示比特率处理器的体系结构便于使用为DSP 24提供了灵活度的 级触发以及其它特殊模式。比特率处理器中的各个级均具有相关的触发寄存 器。使用触发寄存器的优点在于为DSP24提供对比特率处理器的各个级的 调度控制、围绕级触发创建暂停功能以使比特率处理器中止并读取存储器内 容进行调试、以及当不需要解码时能够绕过第三级。由于解码器在计算上最 为密集，所以可能有以下应用，即DSP能够执行与第一级310和第二级312 相关联的任务并仅使用第三级314。DSP加载传输信道缓冲器304以实现该操 作。当某些特定应用的要求使得较早的级不相关或者DSP决定针对一个或更 多个早期任务使用不同的算法时，可能出现这种情况。
帧缓冲器
在图6的示意图中例示了从联合检测操作到比特率处理器40的输入。子 帧450和452分别具有用于下行链路数据的时隙454、 456和458。各个子帧 的其它时隙可以用于上行链路数据或者可以不使用。在一个实施方式中，各个子帧可以包括最多五个下行链路时隙。联合检测器42以每帧为基础对所接
收的数据进行处理。在图6中，JD块460表示全部的联合检测操作，包括信 道估计、由联合检测器42执行的处理以及由DSP 24执行的联合检测后处理。 联合检测操作的结果是用于所选择的用户设备(UE)的软判决形式的一组物 理信道数据。在一个实施方式中，各个软判决为一个字节。针对各个子帧的 各个时隙完成JD操作，并且当它们完成时将各个时隙的软判决写入帧缓冲器 320。在本实施方式中，仅将与数据相对应的软判决而不将控制比特写入帧缓 冲器320。包括TFCI (传输格式组合指示符)、TPC (传输功率控制)和SS (同步偏移)在内的控制信息可以由DSP24移除并根据需要进行处理。 作为联合检测一部分的激活码检测(ACD)可以确定，在潜在激活码中 的哪些码确实是激活的。然而，该机制可能不完全可靠，并且可能将非激活 码检测为激活码，或者将激活码检测为非激活码。仅经解码的TFCI辨别出哪 些用户设备码确实存在。TFCI可能直到第二子帧452的最末下行链路时隙之 后才可用。因此，当以每时隙为基础将软判决传送到比特率处理器40时，比 特率处理器支持以下情况(1)比特率处理器可能需要丢弃被映射到由ACD 确定为激活而实际上为非激活的码上的某些已接收数据；(2)在ACD不正 确地丢弃了用户设备的码中的一个码的情况下比特率处理器可能需要对其它 数据补(pad)零；以及(3)当在该帧的全部时隙中全部用户设备数据并且 仅用户设备数据已经传送到比特率处理器40时，保留以突发为基础而接收的 全部数据。
图7中示出了从DSP 24到帧缓冲器320的输入格式的示例。时隙470具 有扩频因子16，时隙472具有扩频因子1。在时隙470中，最多16个物理信 道的数据以相对于物理信道号的升序出现。在该示例中每个扩频因子的数据 大小固定为88字节。在时隙470中，第一物理信道具有两个软判决，而第二 物理信道具有三个软判决。根据需要插入空数据(dummy data)以使得各个 物理信道达到88字节。将会理解的是，在各个物理信道中实际的实施例可能具有更多个软判决。时隙472具有单一扩频码和大小为1408字节的数据。可 以插入空数据以达到1408字节。
比特率处理器的本实施方式支持最多五个时隙和最多66个物理信道。比 特率处理器还支持在各个时隙之间的物理信道的任意分配。
图7A中示意性示出了帧缓冲器320的结构的示例。分配大小均为88字 节的各个块480、 482等，用于存储88个软判决。因此，新的物理信道开始 于帧缓冲器320中的88字节边界处。在图7A的示例中，帧缓冲器320支持 最多66个物理信道。当相应的物理信道包含少于88个字节时，使区域484 包含空数据。
物理信道解映射引擎
针对无线帧中的各个编码复合传输信道(CCTrCH)执行物理信道解映射。 在一个实施方式中，在各个10 ms无线帧中可以有最多四个编码复合传输信 道。物理信道解映射引擎读取已经从联合检测器后处理模块发送到帧缓冲器 320的软判决。向中间帧缓冲器322输出解映射后的软判决。
图8示意性例示了物理信道解映射操作。物理信道解映射的规则是物 理信道包含一个且仅包含一个编码复合传输信道。按前向顺序填充奇数物理 信道490，以反向顺序填充偶数物理信道492。在一个实施方式中，物理信道 解映射移除无用数据(在对TFCI进行解码被确定为后不指向用户设备的物理 信道)，并对已经被联合检测器丢弃但属于用户设备的物理信道进行补零。 图8中所示数量Utp表示时隙t和物理信道p中的软判决数量(排除了控制比 特)。Utp的可能值的个数取决于所使用的时隙格式。在TDSCDMA协议中， 可以使用大小为1及16的扩频因子。对于大小为16的扩频因子，Utp的最大 值为88，对于大小为l的扩频因子，Up的最大值为1408 (88x16)。
物理信道解映射的参数包括(1)对于各个时隙和各个信道化码，输入 软判决的起始地址；(2)对于各个编码复合传输信道和各个时隙，信道化码 的数量和信道化码的列表；以及(3)对于各个时隙t和物理信道p， Up的值、软判决的数量。
图9示出了物理信道解映射引擎400的框图。如图9所示，解映射引擎 400包括帧缓冲器描述符存储器500和解映射块502。图10示出了解映射引 擎400的状态机图。解映射引擎400具有两个主要功能部分。在各个时隙中， 帧缓冲器描述符读取状态机510控制对帧缓冲器描述符存储器500的读取， 并针对各个CCTrCH对物理信道信息进行配置。状态机510针对全部时隙浏 览各个CCTrCH。这样，将软判决写入下一缓冲器位置处的中间帧缓冲器322。 在对描述符存储器500进行读取的处理中，状态机510还生成每个时隙及每 个CCTYCH的大小信息，该大小信息被传送到第二解交织器410以生成解交 织矩阵信息。
解映射状态机512使用由帧缓冲器描述符读取状态机510生成的物理信 道信息并执行解映射操作。解映射状态机512浏览各个物理信道，根据信道 号而递增或递减帧缓冲器指针。解映射状态机512对子帧1进行解映射，然 后对子帧2进行解映射，因此还实现了子帧去分段。
中间帧缓冲器
中间帧缓冲器322从解映射引擎400接收解映射物理信道数据。中间帧 缓冲器322可以与帧缓冲器320大小相同。如上所述，通过将中间帧缓冲器 322设置于解映射引擎400之后，可以在比特率处理操作的早期阶段清空帧缓 冲器320。
第二解交织器
图11示出了第二解交织器410的框图。图12示出了第二解交织器410 的状态机图。第二解交织器410被设置为按照DSP24的指令而执行基于帧的 解交织520或者基于时隙的解交织522。在各种情况下，第二解交织器410 — 次对单个CCTrCH进行操作。
对无线帧中的各个CCTrCH执行基于帧的第二解交织520。在本实施方 式中，在各个10ms无线帧中可以有最多四个CCTrCH。基于帧的解交织器从中间帧缓冲器322读取软判决，并将解交织后的软判决输入物理信道级联。 如TDSCDMA规范中所述，解交织公式通常涉及将输入比特序列输入到矩 阵中、执行矩阵的列间排列(permutation)以及读出排列之后的矩阵的比特序 列。
按照每个时隙地对无线帧中的各个CCTrCH执行基于时隙的解交织522， 其中时隙在该无线帧的这两个子帧上。基于时隙的解交织器执行的次数是时 隙的最大数量乘以每10ms无线帧中CCTrCH的最大数量。基于时隙的解交织 器从中间帧缓冲器322读取软判决，并将解交织后的软判决输入物理信道级 联。基于时隙的解交织器公式与基于帧的解交织器公式类似，但是每无线帧 执行了更多次。
解交织器参数包括(1)解交织器模式(基于帧或基于时隙)；(2) 对于基于时隙的解交织器，在属于CCTrCHn的物理信道上时隙t中的软判决 数量；(3)对于基于帧的解交织器，在当前无线帧中属于CCTrCHn的软判 决的数量；以及(4)对于CCTrCHn的解映射后的缓冲器的起始地址。
第二解交织器410具有两个主计算块和用于控制解交织器逻辑的一个状 态机。时隙大小和帧大小生成逻辑包括简单加法器逻辑，以使用来自解映射 引擎400的时隙大小信息而生成帧大小信息。来自解映射引擎400的时隙大 小信息用于基于时隙的解交织。矩阵信息逻辑涉及基于解交织大小而生成行、 余项和列移位信息。
对无线帧中的各个CCTrCH执行物理信道级联。在编码链中，物理信道 分段将输入比特序列区分为用于基于时隙的第二解交织器的时隙。相反的处 理(即物理信道级联)仅包括写入基于时隙的解交织数据，从而时隙以相对 于时隙号的升序连续地出现。在实践中，基于时隙的解交织器可以从第一个 起、然后对第二个等等对各个时隙进行处理，并连续地写入各个时隙的输出。 该处理实现了物理信道级联。
解图13示出了解扰器412的框图。对无线帧中的各个CCTrCH执行解扰器 412中的比特解扰。对比特j的解扰处理包括执行与等于1或0的多项式元素 p[j]的异或。如果p[i]为0则该比特不变，如果p[j]为l则该比特为非。将比特 解扰处理应用于软判决。软判决解扰器是利用反馈回路实现的16阶比特多项 式。如图13所示，解扰器412可以实现为16阶线性反馈移位寄存器530。将 第一级532输出的零阶系数应用于数据选择器534，该选择器534用于确定软 判决是否为非。非是指二的补码取反。在每帧新的CCTrCH开始时将寄存器 重置为0x0001。对于特定长度的全部CCTrCH，多项式内容是相同的。
CCTrCH解复用
对无线帧中的各个CCTrCH执行CCTrCH解复用。对于给定CCTrCH， 在无线帧的第二解交织器之后，V,连续数据属于l号传输信道，V2连续数据 属于2号传输信道等。在实践中，习惯上将CCTrCH解复用设置在解扰器412 与解速率匹配引擎414之间。解复用本身是隐含的。
解速率匹配
发射机处的速率匹配涉及比特打孔或重复，从而使得速率匹配之后的比 特速率与信道容量精确地匹配。在下行链路接收机中执行逆速率匹配，从而 使得解速率匹配之后的比特速率与输入信道解码器的输入速率相匹配。逆速 率匹配包括以下操作(1)在打孔比特的位置插入零；以及(2)重复比特 的最大似然组合。速率匹配的实现涉及两个步骤。首先是速率匹配参数计算。 速率匹配参数是在对TFCI解码后进行计算。TFCI包含与传输信道的数量以 及在该无线帧期间激活的各个传输信道的数据速率有关的信息。传输信道参 数用于计算速率匹配参数。第二步骤是实现速率匹配算法。在确定了速率匹 配参数之后，速率匹配算法就相当直接了。以帧为基础执行解速率匹配。如 果传输信道跨多个无线帧，则传输信道的属于各个帧的部分可以具有不同的 速率匹配参数。
图14到图19所示的解速率匹配引擎414包括对描述符存储器540 (图14)进行读取并对解速率匹配引擎进行配置的解速率描述符管理器逻辑。图
15示出了描述符管理器逻辑的状态机图。状态机544对描述符存储器540的 操作进行控制。解速率匹配引擎414还包括在三个解速率匹配引擎(图17) 之间进行选择的选择逻辑550 (图16)，这三个解速率匹配引擎包括(1) 用于针对具有打孔的turbo编码数据的无速率匹配的和系统化的比特的支路 560; (2)用于具有重复或打孔的传输信道的引擎562;以及(3)在具有打 孔的turbo编码数据的情况下仅用于第二奇偶流的引擎564。输入FIFO 542(图 14)对来自第二解交织器/解扰器的数据流动进行控制。传输信道缓冲器接口 570 (图18)对来自解速率匹配引擎的字节进行采集，并且一次将最多8字节 写入传输信道缓冲器304。传输信道缓冲器接口 570还执行传输信道解交织。 在该实施方式中，帧縮放因子估计块580 (图19)对全部软判决的幅度以及 每传输信道的软判决的总数进行求和，并将该信息传送给后端处理器302中 的縮放块。在针对整个传输时间间隔进行縮放因子估计时需要该信息。 传输信道解交织器
传输信道解交织是利用列间排列的块解交织。第一解交织器416 (或者传 输信道解交织器)的操作涉及按行将数据值写入矩阵、使用预定排列模式 对矩阵的列重新排序、以及从第一列起按列读取数据值列。
传输信道缓冲器
传输信道缓冲器304用于针对全部激活传输信道的软判决而存储最多为 传输时间间隔(TTI)。由于最大TTI时长为80ms，使用在某些情况下传输 信道缓冲器304可以存储最多8帧软判决。在一个实施方式中，传输信道缓 冲器304的存储器结构受DSP24的控制。在其它实施方式中，传输信道缓冲 器304的结构可以在硬件中实现。
在图20A中示出了复用到一个CCTrCH中的传输信道的对准。复用到一 个CCTrCH中的传输信道具有一致的帧定时。如图20A所示，传输信道600 具有10 ms的TTI，传输信道602具有20 ms的TTI，传输信道604具有40 ms的TTI，传输信道608具有80 ms的TTI。传输信道600、 602、 604和608同
时开始发送。
在多个CCTrCH的情况下，帧起始定时可以对准或不对准。图20B示出 了在CCTrCH 620和CCTrCH 622的起始定时相差20 ms的情况下两个 CCTrCH的示例。图20C示出了在CCTrCH 630和CCTrCH 632的起始定时 相同的情况下两个CCTrCH的示例。
对于具有两个不同帧定时的一组CCTrCH而言，传输信道缓冲存储器可 以视为从缓冲器的两端(顶端和底端)前进的两个软件栈。从以具有最长时 长TTI的传输信道开始的一端(顶端)对属于具有第一不同帧定时的CCTrCH 的全部信道进行组织。随后，如图21A和21B所示，顺序地存储较小TTI的 传输块。例如，在缓冲器的顶端首先存储具有80 ms TTI的传输信道，接着存 储具有40 ms TTI的传输信道，然后存储具有20 ms TTI的传输信道，最后存 储具有10 ms TTI的传输信道。从以具有最长时长TTI的传输信道开始的另一 端(底端)对属于具有第二不同帧定时的CCTrCH的全部信道进行组织。随 后，沿着对于缓冲器的顶端而言向后的顺序存储具有更小TTI的传输信道。 将属于第三固定长度CCTrCH的全部传输信道设置于传输信道缓冲器的顶端 或者底端。
在TDSCDMA系统的情况下，全部专用CCTrCH具有公共帧定时，并且 全部公共CCTrCH具有可以与专用CCTrCH不同的公共帧定时。因此，如图 21B所示，可以从传输信道缓冲器的顶端起对全部专用传输信道进行组织， 并且可以从传输信道缓冲器的底端起对全部公共传输信道进行组织。
在WCDMA系统的情况下，有两种可变长度CCTrCH。如图21A所示， 可以从传输信道缓冲器的顶端起对第一 CCTrCH 634进行组织，并且从传输 信道缓冲器的底端起对第二 CCTrCH 636进行组织。如图21A所示，第三固 定长度CCTrCH 638位于固定位置处。该固定位置可以位于传输信道缓冲器 的顶端或者底端。为各个传输信道分配的传输信道缓冲器在TTI的时长期间是固定的。例
如，对于具有80 ms TTI的传输信道，在第一帧期间分配八个帧的缓冲器。为 该传输信道分配的缓冲器在该八个帧期间是固定的。在该TTI完成后，可以 根据下一 TTI中的传输信道大小而分配新的缓冲器大小。
在WCDMA系统的情况下,传输信道的TTI时长是静态参数并存储固定。 对于TDSCDMA系统，传输信道的TTI时长可以逐帧改变。对于这两种情况 均可利用传输信道缓冲器304。
参照图20B和图21B对一个示例进行描述。可以向位于传输信道缓沖器 304的顶部的区域640分配图20B中的CCTrCH 620的传输信道4(80 ms TTI)， 可以向传输信道缓冲器304的区域642分配CCTrCH 620的传输信道3(40 ms TTI)，可以向传输信道缓冲器304的区域644分配CCTrCH 620的传输信道 2 (20 ms TTI)，并且可以向传输信道缓冲器304的区域646分配CCTrCH620 的传输信道l (10 ms TTI)。可以向传输信道缓冲器304中的区域650分配 图20B中的CCTrCH 622的传输信道3，可以向传输信道缓冲器304中的区域 652分配CCTrCH 622的传输信道2，并且可以向传输信道缓冲器304中的区 域656分配图CCTrCH 622的传输信道1 。在该示例中，CCTrCH 622没有TTI 20ms的传输信道，并且区域656紧接区域652之后。
在上述示例中，从传输信道缓冲器304的顶部起并向着传输信道缓冲器 304的底部前进地分配CCTrCH 620。在位于传输信道缓冲器304的底部处或 底部附近的第二地址处并向着传输信道缓冲器304的顶部前进地分配第二 CCTrCH 622。各个缓冲器分配被设置为存储具有最长时长TTI的传输信道， 并随后存储具有次长时长TTI的传输信道数据。
传输信道缓冲器管理器
图22示出了后端处理器302的框图，区别在于未示出输出缓冲器324。 传输信道缓冲器管理器700通过对传输信道描述符存储器702进行读取并对 turbo解码器422、 viterbi编码器424、縮放电路420和CRC校验器428进行编程，来控制后端块的配置。传输信道缓冲器管理器700还包含用于计算码 块大小和码块数量的计算单元。传输信道解码按照传输信道号递增的顺序进
行。传输信道缓冲器管理器根据图23所示的传输信道缓冲器管理器状态机710 进行操作。 縮放电路
比特率处理器中的缩放涉及在信道解码器的输出端将软判决量化为4比 特。除了信道解码器以外的全部比特率处理使用8比特输入和输出数据。縮 放算法对软判决进行量化，从而可以使用4比特来表示对信道解码器的输入。 通过第三级314中的缩放电路420和第二级312的解速率匹配引擎414中的 縮放因子估计块来实现縮放算法。
信道解码器是比特率处理器中计算最密集的元件。因此，希望使信道解 码器的位宽(bitwidth)最优。性能仿真表明，即使在输入端处将软判决量化 为4比特，viterbi解码器和turbo解码器也都表现良好。
縮放操作包括两个基本步骤。第一操作是縮放因子估计。基于信号幅度 的概率分布或者信号幅度的有效值来估计縮放因子。在一个实施方式中，縮 放因子是该块的软判决的平均幅度的测度。当解速率匹配引擎414输出速率 匹配软判决并将它们存储在传输信道缓冲器304中时，即时地(on-the-fly) 确定各个传输信道的縮放因子。第二操作是软判决縮放。在该实施方式中， 縮放涉及从8比特软判决中选择正确的4比特字段。
可以按照各种方式来估计縮放因子。属于一个码块的软判决应当具有相 同的縮放因子。缩放因子估计可以具有如下三个尺度层次。
1. 可以以码块为基础对縮放因子进行估计。基于一个码块中全部软判决 的绝对值的平均对縮放因子进行估计。如果传输信道包括两个码块，则各个 码块可以具有自己的縮放因子。
2. 可以以传输信道为基础对縮放因子进行估计。基于一个传输信道中的 软判决的绝对值的平均对縮放因子进行估计。如果该传输信道仅包括一个码块，则该缩放因子与以码块为基础估计出的縮放因子相同。如果传输信道包 括多于一个码块，则全部码块具有相同的縮放因子。
3.以CCTrCH为基础对縮放因子进行估计。基于属于一个CCTrCH的软 判决的绝对值的平均对縮放因子进行估计。具有相同TTI时长的全部信道具 有相同的縮放因子。例如，如果有IO个传输信道并且它们都具有IO ms TTI 时长，则全部传输信道具有相同的縮放因子。
图25例示了縮放算法。通过选择以比特位置S开始的四个比特，根据縮 放因子S对软判决进行縮放。
图24例示了縮放电路420。縮放电路420包括基于由图19中所示电路 确定的值而确定縮放因子的缩放因子估计电路720;以及对提供给解码器的软 判决应用该縮放因子的软判决縮放电路722。在图19中例示了縮放因子估计 块位于解速率匹配引擎414中的部分。在另一实施方式中，通过DSP24将缩 放因子提供给比特率处理器。
解码器
如上所述，信道解码器包括turbo解码器422、 viterbi解码器424以及选 择不进行解码。图26中所示turbo解码器422可以使用传统的turbo解码电路。 turbo配置寄存器可以在turbo解码器422的外部，并将参数作为信号提供给 turbo解码器。类似地，图27中所示viterbi解码器424可以使用传统的viterbi 解码电路。viterbi配置寄存器可以在viterbi解码器424的外部，并将参数作 为信号提供给viterbi解码器。在不进行解码的情况下，仅简单地绕过解码器 422和424。
CRC校验器
CRC校验器428可以是CRC多项式的LFSR (线性反馈移位寄存器)实 现。将输入流的数据分量(其后是大小为CRC长度的多个零)移位到LFSR 中，以生成所预计的CRC。将实际的CRC与所预计的CRC进行比较以生成 通过/失败信息。输出缓冲器
图28和图29中所示的输出缓冲器管理器对输出缓冲器324进行控制、 读取以及写入。图28示出了输出缓冲器写逻辑740，图29示出了输出缓冲器 读逻辑742。输出缓冲器324包括两个存储器库以存储两帧解码数据加CRC 状态。内部存储器库对用于读和写的两个缓冲器之间的逻辑往返(ping-pong) 进行选择。输出缓冲器324可以由DSP直接读取或者通过协处理器DMA读 取。
已经如此描述了本发明的至少一个实施方式的几个方面，应当理解的是， 对于本领域技术人员来说，各种改变、修改和改进是显而易见的。这种改变、 修改和改进旨在作为本公开的一部分，并旨在落入本发明的精神和范围内。 因而，前面的描述和附图仅作为示例而给出。
权利要求
1、一种用于处理无线系统中的物理信道数据的比特速率处理器，所述比特速率处理器包括前端处理器，所述前端处理器用于处理所述物理信道数据并生成经编码的传输信道数据；传输信道缓冲器，所述传输信道缓冲器用于存储所述经编码的传输信道数据，所述传输信道缓冲器跟在所述前端处理器中的解速率匹配操作之后；以及后端处理器，所述后端处理器用于处理来自所述传输信道缓冲器的所述经编码的传输信道数据并生成解码后的传输信道比特。
2、 根据权利要求1所述的比特速率处理器，其中，所述前端处理器包括 帧缓冲器，所述帧缓冲器接收所述物理信道数据；第一级，所述第一级对来自所述帧缓冲器的所述物理信道数据进行解映 射并提供解映射后的物理信道数据；中间帧缓冲器，所述中间帧缓冲器从所述第一级接收所述解映射后的物 理信道数据；以及第二级，所述第二级用于处理来自所述中间帧缓冲器的所述解映射后的 物理信道数据并提供所述经编码的传输信道数据。
3、 根据权利要求2所述的比特速率处理器，其中，所述后端处理器包括 第三级和输出缓冲器，所述第三级包括縮放电路，其对来自所述传输信道 缓冲器的所述经编码的传输信道数据进行縮放；解码器，其对縮放后的传输 信道数据进行解码；以及CRC校验器，其用来提供解码后的传输信道比特， 而所述输出缓冲器用来接收解码后的传输信道比特。
4、 根据权利要求3所述的比特速率处理器，其中，所述第二级包括编码 复合传输信道解交织器、解扰器、解速率匹配块和传输信道解交织器。
5、 根据权利要求3所述的比特速率处理器，其中，所述第一级被配置为 清空当前帧数据的所述帧缓冲器，以使得正所述第二级和所述第三级在处理 所述当前帧数据的同时，下一帧的物理信道数据能够被写入所述帧缓冲器。
6、 根据权利要求3所述的比特速率处理器，其中，所述输出缓冲器具有 两个或更多个存储器库从而允许在不同的库中同时进行读和写。
7、 根据权利要求l所述的比特速率处理器，其中，所述前端处理器被配 置成以串行的方式处理不同编码复合传输信道的物理信道数据。
8、 根据权利要求l所述的比特速率处理器，其中，所述后端处理器被配 置成以串行的方式处理不同传输信道的经编码的传输信道数据。
9、 一种用于处理无线系统中的物理信道数据的比特速率处理器，所述比 特速率处理器包括帧缓冲器，所述帧缓冲器接收所述物理信道数据；第一级，所述第一级用于对来自所述帧缓冲器的所述物理信道数据进行 解映射并提供解映射后的物理信道数据；中间帧缓冲器，所述中间帧缓冲器从所述第一级接收所述解映射后的物 理信道数据；第二级，所述第二级用于处理来自所述中间帧缓冲器的所述解映射后的 物理信道数据并提供经编码的传输信道数据；传输信道缓冲器，所述传输信道缓冲器用于从所述第二级接收所述经编 码的传输信道数据；第三级，所述第三级用于处理来自所述传输信道缓冲器的所述经编码的 传输信道数据并提供解码后的传输信道比特；以及输出缓冲器，所述输出缓冲器从所述第三级接收所述解码后的传输信道 比特。
10、 根据权利要求9所述的比特速率处理器，其中，所述第一级包括解 映射引擎。
11、 根据权利要求10所述的比特速率处理器，其中，所述第二级包括编 码复合传输信道解交织器、解扰器、解速率匹配块、传输信道解交织器和縮 放因子估计块。
12、 根据权利要求ll所述的比特速率处理器，其中，所述第三级包括用 于对所述经编码的传输信道数据进行縮放的縮放电路、用于对縮放后的传输信道数据进行解码的解码器以及CRC校验器。
13、 根据权利要求9所述的比特速率处理器，其中，所述第一级被配置 为清空当前帧数据的所述帧缓冲器，以使得在所述第二级和所述第三级正在 处理所述当前帧数据的同时，下一帧的物理信道数据能够被写入所述帧缓冲腿 益。
14、 根据权利要求9所述的比特速率处理器，其中，所述输出缓冲器具 有两个或多个库从而允许在不同的库中同时进行读和写。
15、 一种用于对无线系统中的物理信道数据进行处理的方法，所述方法 包括如下步骤帧缓冲器接收所述物理信道数据；第一级对来自所述帧缓冲器的所述物理信道数据进行解映射以提供解映射后的物理信道数据；将来自所述第一级的所述解映射后的物理信道数据写入中间帧缓冲器； 在第二级对来自所述中间帧缓冲器的所述解映射后的物理信道数据进行处理以提供经编码的传输信道数据；将来自所述第二级的所述经编码的传输信道数据写入传输信道缓冲器； 在第三级对来自所述传输信道缓冲器的所述经编码的传输信道数据进行处理以提供解码后的传输信道比特；以及将所述解码后的传输信道比特写入输出缓冲器。
16、 根据权利要求15所述的方法，其中，对所述解映射后的物理信道数 据进行处理包括编码复合传输信道解交织、解扰、解速率匹配和传输信道解交织。
17、 根据权利要求16所述的方法，其中，对所述经编码的传输信道数据进行处理包括对所述经编码的传输信道数据进行縮放、对所述縮放后的传输信道数据进行解码和对所述解码的传输信道数据进行CRC校验以提供所述 解码后的传输信道比特。
18、 根据权利要求15所述的方法，所述方法还包括响应于来自控制处理器的触发执行如下各个步骤对所述物理信道数据进行解映射、对解映射后的物理信道数据进行处理以及对所述经编码的传输信道数据进行处理。
19、 根据权利要求18所述的方法，所述方法还包括从所述控制处理器接 收控制参数。
20、 一种用于无线系统的基带处理器，所述基带处理器包括 联合检测器，所述联合检测器用于处理接收的数据并响应于此而提供物理信道数据；比特速率处理器，所述比特速率处理器包括前端处理器，所述前端处理器用于处理所述物理信道数据并生成经编码的传输信道数据；传输信道缓冲器，所述传输信道缓冲器用于存储所述经编码的传输 信道数据；以及后端处理器，所述后端处理器用于处理来自所述传输信道缓冲器的 所述经编码的传输信道数据并生成解码后的传输信道比特；以及控制处理器，所述控制处理器用于控制所述联合检测器和所述比特速率 处理器的操作以向所述比特速率处理器提供控制参数并触发所述比特速率处 理器的操作。
21、 一种用于对无线系统中的物理信道数据进行处理的比特速率处理器， 所述比特速率处理器包括.两级或更多级，每级包括处理电路用于执行所述比特速率处理器的一个或更多个操作；以及多个缓冲器，所述多个缓冲器包括向第一级提供所述物理信道数据的 帧缓冲器；对由最后级生成的解码后的传输信道比特进行存储的输出缓冲器; 以及处于所述第一级和所述最后级之间的至少一个中间缓冲器。
22、 根据权利要求21所述的比特速率处理器，其中，所述第一级包括用 来对所述物理信道数据进行解映射的解映射块，并且其中，所述中间缓冲器 包括跟在所述解映射块之后的中间帧缓冲器，其中所述解映射块将解映射后 的物理信道数据写入所述中间帧缓冲器。
23、 根据权利要求22所述的比特速率处理器，其中，所述两级或更多级 还包括用于从所述中间帧缓冲器接收所述解映射后的物理信道数据的第二 级，并且其中多个缓冲器还包括用于从所述第二级接收经编码的传输信道数 据的传输信道缓冲器。
24、 根据权利要求23所述的比特速率处理器，其中，所述第二级包括编码复合传输信道解交织器、解扰器、解速率匹配块和传输信道解交织器。
25、 根据权利要求24所述的比特速率处理器，其中，所述最后级包括从所述传输信道缓冲器接收经编码的传输信道数据的第三级。
26、 根据权利要求25所述的比特速率处理器，其中，所述第三级包括解 码器、CRC校验器和用来对所述经编码的传输信道数据进行縮放的电路。
27、 根据权利要求26所述的比特速率处理器，其中，所述帧缓冲器存储 物理信道数据的单帧，并且其中，所述传输信道缓冲器基于传输时间间隔TTI 存储所述经编码的传输信道数据。
全文摘要
一种无线系统中的比特率处理器，所述比特率处理器包括前端处理器，所述前端处理器用于对物理信道数据进行处理并生成经编码的传输信道数据；传输信道缓冲器，所述传输信道缓冲器用于存储所述经编码的传输信道数据；以及后端处理器，所述后端处理器用于对来自所述传输信道缓冲器的所述经编码的传输信道数据进行处理并生成经解码的传输信道比特。所述前端处理器可以包括接收物理信道数据的帧缓冲器；对来自帧缓冲器的物理信道数据进行解映射的第一级；从第一级接收解映射物理信道数据的中间帧缓冲器；以及对解映射物理信道数据进行处理并提供经编码的传输信道数据的第二级。所述后端处理器可以包括第三级，所述第三级包括对经编码的传输信道数据进行缩放的缩放电路；对缩放后的传输信道数据进行解码的解码器；用于提供经解码的传输信道比特的CRC校验器；以及用于接收经解码传输信道数据的输出缓冲器。
文档编号H04L1/00GK101517912SQ200780036030
公开日2009年8月26日 申请日期2007年9月25日 优先权日2006年9月28日
发明者严爱国, 保罗·D·克里瓦切克, 克里希南·维什瓦纳坦, 利德温·马蒂诺, 提摩太·费雪·杰夫斯, 艾瑞克·亚顿, 迪帕克·马修 申请人:联发科技股份有限公司