专利名称：在基于链路的系统中修改系统路由信息的制作方法
在基于链路的系统中修改系统路由信息背景本公开一般涉及电子领域。更具体地，本发明的实施例涉及用于在基于链路的系 统中修改系统路由信息的技术。RAS(可靠性、可用性和服务性)已经成为现代计算机系统的关键特性，尤其是在 服务器平台中。在诸如CSI(通用系统接口)之类的基于链路的系统中，诸如插槽(或链 路)热插拔之类的RAS特性的成功实现取决于路由数据在运行时间期间的重新配置。一般 而言，与基于链路的系统的成员的近邻有关的路由数据可存储在基于链路的系统的每个成 员本地的存储设备中。可通过利用处理时间来对OS (操作系统)透明地处理路由数据重新 配置操作，否则该处理时间将由OS使用。因为OS具有其自身的等待时间要求，所以最小化 路由表重新配置时间变成RAS实现中的关键标准。附图简述参照附图提供详细说明。在附图中，附图标记的最左位标识第一次出现该附图标 记的附图。在不同附图中相同附图标记的使用指示类似或相同的项。
图1-2和5-8示出计算系统的实施例的框图，其可用于实现本文讨论的各个实施 例。图3-4示出根据一些实施例的方法的流程图。详细描述在以下描述中，阐述了许多具体细节以便于提供对各实施例的透彻理解。然而，一 些实施例可在没有这些特定细节的情况下实施。在其它实例中，尚未对已知方法、程序、组 件以及电路进行详细描述以免淡化具体实施例。本发明的实施例的各方面可利用诸如集成 半导体电路(“硬件”)、组织成一个或多个程序(“软件”)的计算机可读指令或硬件和软 件的某种组合之类的多种方式来执行。出于本公开的目的，对“逻辑”的引用应该表示硬件、 软件或其某种组合的意思。本文所讨论的一些实施例可允许在基于链路的系统(诸如CSI系统)中系统路由 配置的更有效和/或更快改变，例如，以改进RAS。更具体地，例如，通过减少需要在热插拔 事件期间——诸如在可用于SMI (系统管理中断)、PMI (平台管理中断)或其它中断服务的 有限时间窗期间——计算和更新的RTA(路由表阵列)寄存器的量，一些技术使相对较大的 计算系统(诸如在各节点之间具有很多路径的刀片服务器，在本文中也将其称为代理，诸 如参考图1所讨论的)能够更有效和/或更快改变系统路由配置。同样，在实施例中，可修 改系统路由配置，而不改变系统拓扑。此外，可在诸如参考图1-8所讨论的计算环境之类的 多种类型的计算环境中使用本文所讨论的一些技术。更具体地，图1示出根据本发明的实施例的计算系统100的框图。系统100可包 括一个或多个代理102-1至102-M(在本文中统称为“代理102”)。在实施例中，代理102 可以是诸如参考图2-8所讨论的计算系统之类的计算系统的组件。如图1所示，代理102可经由网络结构104通信。在一个实施例中，网络结构104 可包括允许各种代理(诸如计算设备)传达数据的计算机网络。在实施例中，网络结构104可包括经由串行(例如，点对点)链路和/或共享通信网络通信的一个或多个互连(或互 连网络)。例如，一些实施例可有助于在允许与完全缓冲的双列直插存储器模块(FBD)通信 的链路上的组件调试或验证，例如，其中FBD链路是用于将存储器模块耦合到主机控制器 设备(诸如处理器或存储器中枢)的串行链路。调试信息可从FBD信道主机发射，使得可 通过信道通信量跟踪捕捉工具(诸如一个或多个逻辑分析器)沿该信道观测该调试信息。在一个实施例中，系统100可支持分层协议方案，该方案可包括物理层、链路层、 路由层、传输层和/或协议层。结构104还可有助于用于点对点或共享网络的从一个协议 (例如，高速缓存处理器或高速缓存感知的存储器控制器)到另一个协议的数据(例如以分 组的形式)传输。同样，在一些实施例中，网络结构104可提供遵守一个或多个高速缓存一 致性协议的通信。此外，如图1中的箭头方向所示，代理102可经由网络结构104发送和/或接收数 据。因此，一些代理可利用单向链路而其它代理可利用双向链路进行通信。例如，一个或 多个代理(诸如代理102-M)可发送数据(例如，经由单向链路106)，其它代理(诸如代理 102-2)可接收数据(例如，经由单向链路108)，而一些代理(诸如代理102-1)可既发送又 接收数据(例如，经由双向链路110)。图2示出根据本发明的一个实施例的点对点(PtP)计算系统200的框图。图2示出 基于CSI链路的系统的示例，该系统具有四个处理器或中央处理单元(CPU) (CPU0至CPU3) 以及在一些实施例中可被实现为输入/输出中枢(I0H)的两个接口设备202和204。在图2中，所示的CPU和接口设备可以是通过CSI链路(示为双向箭头)相互通信 的CSI组件。此外，耦合到链路的每个框或圈内部的数字示出给定设备的示例端口号。如 图2所示，每个CPU可耦合到可由相应CPU存取的存储器子系统。或者，除专用存储器子系 统外或代替专用存储器子系统，CPU中的一个或多个可共享存储器单元(未示出)。在一些 实施例中，接口设备202-204可提供至诸如外围组件互连快速(PCIe)(例如，遵守PCIe规 范，版本2. 0,2006年10月)之类的I/O设备和/或诸如参考图7进一步讨论的I/O控制 器中枢(ICH)的连接。在一个实施例中，处理器至处理器通信和/或处理器和接口设备之 间的通信可利用CSI分组来执行。此外，CSI组件(例如，包括CPU和/或接口设备中的一 个或多个)中的每一个可包含RTA和源地址解码器(SAD)。RTA可向其它插槽提供CSI分 组路由信息。SAD可提供表示诸如存储器、I/O等资源的路由的机制。为了说明一个实施例的目的，假设在OS运行时需要去除图2中的CPU3。在一些实 施例中，CSI组件支持静止(Quiesce)模式，通过这种静止模式，在RTA/SAD改变操作期间， 正常的通信量将被暂停。一般，包括添加、去除和/或修改计算系统的组件的这类事件在本 文中可被称为“热插拔”事件。为了处理与去除CPU3相关联的事件，平台可生成SMI以通 知基本输入输出系统(BIOS)需要去除组件。在一些实现方式中，SMI之后的去除操作可包 括以下内容1.选择一个CPU作为主控CPU，它负责执行大部分SMI事件处理码。(在下文中， 例如CPU0作为主控CPU)；2.主控CPU使整个系统静止，以暂停通过CSI链路的所有通信量；3.主控CPU计算用于系统配置RTA寄存器的新值并更新它们；4.主控CPU执行其它系统配置操作，例如，计算用于SAD寄存器的新值并更新它们，禁用至热去除插槽的链路等；以及5.主控CPU使系统解除静止并释放非主控处理器并从SMI返回。系统继续运行。在以上的步骤3中，为了改变系统路由，重新计算路由通过首先获取被去除的插 槽(或链路)的路由结构的新拓扑来执行。其次，可计算用于所有RTA寄存器的新值。最 后，更新所有RTA寄存器。这种方法效率非常低，因为它将不得不通过所有RTA寄存器、计 算它们的值并更新它们，即使在热插拔事件之后它们保持旧值，例如，在图2的示例中用于 CPUO和CPUl之间的路由的那些RTA寄存器。更糟糕的是，对于实际系统，RTA可能是大量 的。例如，一些CPU可具有12个端口，且每个端口上分别具有80个RTA条目。所以，改变系 统路由的过程能够引入相当长的等待时间，这进而增加热插拔事件期间系统的暂停时间， 在较大的系统中甚至超过OS可容忍的最后期限。图3-4分别示出根据一实施例的可用于在计算系统中更有效和/或更快地更新路 由信息的方法300和400的流程图。在一个实施例中，在本文中例如参考图1-2和5-8讨 论的各组件可用于执行参考图3或4讨论的操作中的一个或多个。参见图1-3，在操作302，在热插拔事件(例如，由诸如SMI或PMI之类的中断所指 示)开始后，可例如通过参考系统级路由表来获取被去除、添加和/或修改的插槽(或链 路)的路由结构的新拓扑。在一个实施例中，中间数据表(在本文中可称为“路由数据表”) 可用于计算用于新的路由结构的寄存器值以及过滤已改变的RTA寄存器。路由数据表的单 元可包含用于将事务从源路由至目的地的信息。例如，以下的表1示出在CPU3被去除之前对应于图2的示例表。路由信息通过路 由算法来计算，该路由算法可以是专用的或基于系统要求的。表1的示例通过最小距离算 法来计算，即，表中的每个单元指示从给定源(行)至给定目的地(列)的最小路由路径。 然而，本发明的实施例不限于最小距离算法，且可使用其输出适合于遵守路由数据表的格 式的任何路由算法。
表1用于完全连接的(当前)路由数据表的示例
此外，这种路由信息可以是用于计算最终RTA寄存器值的中间结果。对于基于链 路的系统，每个组件上的路由结构可以以端口、条目和虚拟信道等来实现。所以，可执行若 干连续的计算。同样，取决于实现方式，可在系统启动时或相反预先计算路由表信息中的一 些或全部。其它实现方式可在热插拔事件期间计算路由表信息中的至少一些。此外，在一 些实施例中，在操作302可通过各种方式获取新的拓扑，诸如基于由动态发现的第三方系 统管理/辅助代理提供的信息等。在操作304，可确定任何必要的修改。例如，因为路由数据表中的每个单元包含从 源至目的地的信息，所以如果在热插拔事件之前或之后单元值不改变，则相应的RTA寄存 器值也不需要改变，否则，RTA寄存器值改变以将转变路由至新的端口或路径。例如，以下的表2示出用于将从图2去除的CPU3的(新)路由数据表的示例。在 实施例中，在操作304，通过比较热插拔事件之前的拓扑的路由数据表(表1)和之后的拓扑 的路由数据表(表2)中的单元值，需要进一步计算并最终更新的RTA寄存器可被滤出，以 增加速度和/或减少与热插拔事件相关联的等待时间。 表2用于将被去除的CPU3的(新)路由数据表的示例例如，通过比较表2与表1，显而易见的是CPU3的去除导致6个单元的改变，而 15个单元保持其先前值。在一些实施例中，可将当前表存储在与新表不同的存储器设备中 (例如，可将表存储在参考图2讨论的不同存储器子系统或高速缓存中)。或者，可将表存 储在同一存储器设备中(诸如共享存储器设备或专用存储器设备)。例如，假设对于每个单元需要时间T用于连续的计算和硬件更新，则时间花费从 (15+6) T = 21T减少到6T，这加快了 3. 5倍。如果考虑热添加的情况(例如，添加CPU3)，则 表1对应于拓扑改变之后的路由数据表，而表2是原始配置。这是因为应该计算来自CPU3 的单元和至CPU3的单元，所以时间花费从(21+10)T = 31T减少到(6+10)T = 16T，这加快 了约2倍。因此，基于在操作304处作出的确定，操作306计算用于经过滤的RTA寄存器的 新值。在操作308，基于操作306计算的值更新路由信息(例如，仅操作304的经过滤的RTA寄存器被更新)。图4示出根据实施例可用于执行图3的操作304的方法400的流程图。在操作 402，可计算用于新的拓扑的新路由数据表。在一个实施例中，可针对被去除、添加和/或修 改的组件的邻近组件执行操作402。在操作404，可将新表相对于参考图3讨论的当前表进 行比较。基于操作404的比较，可在操作406确定将被修改(或过滤的)寄存器(例如RTA 寄存器)。在操作408，可利用来自在操作402处计算的新路由表的数据更新当前路由表。因为一些实施例可仅过滤改变的RTA寄存器，所以当系统增加其组件的数量时， 显然这些实施例也将得到更好的回报。例如，在图5中，示出具有12个处理器的相对较大的 系统500，其中将添加CPU7(处于系统的中心)。以下的表3对应于系统500。正如能够看 到的，改变和未改变的单元的数量分别是62和70，所以它将性能从(62+70)T改进到62T， 这加快了 2倍多。
表3将添加的CPU7的示例此外，在图6的系统600中，将去除边角CPU(CPU4)。以下的表4对应于系统600。 对于此示例，仅3个单元改变，所以在路由重新配置上花费的时间从(3+107) T减小到3T，这 加快了 35倍多。
表4将被去除的CPU4的示例因此，在一些实施例中，可使用包含从源至目的地的路由信息的中间路由数据表。 通过比较热插拔事件之前和之后的数据表，仅需要计算和更新RTA寄存器的最小集合从而 提高性能。此外，即使本文中讨论了插槽热插拔事件作为示例，但本文所讨论的实施例对于 链路热插拔也能良好工作。以上示例使用SMI来描述本发明；可利用PMI在系统中使用类 似的技术。图7示出计算系统700的实施例的框图。图1和/或图2的组件中的一个或多个可 包括参考计算系统700讨论的一个或多个组件。计算系统700可包括耦合到互连网络(或 总线)704的一个或多个中央处理单元(CPU) 702 (在本文中可将其统称为“处理器702”)。 处理器702可以是任何类型的处理器，诸如通用处理器、网络处理器(它可处理在计算机 网络104上通信的数据)等(包括精简指令集计算机(RISC)处理器或复杂指令集计算机 (CISC))。此外，处理器702可具有单核或多核设计。具有多核设计的处理器702可将不同 类型的处理器核集成在同一集成电路(IC)管芯上。同样，具有多核设计的处理器702可被 实现为对称或不对称多处理器。处理器702可包括一个或多个高速缓存(未示出)，在各实施例中该一个或多个高 速缓存可以是专用的和/或共享的。一般而言，高速缓存存储与其它位置存储的或先前计 算的原始数据相对应的数据。为了减少存储器访问等待时间，一旦将数据存储在高速缓存 中，通过访问高速缓存的副本而非重新取出或重新计算原始数据来进行将来的使用。该高 速缓存可以是用于存储由系统700的一个或多个组件使用的电子数据(例如，包括指令) 的任何类型的高速缓存，诸如一级(Li)高速缓存、二级(L2)高速缓存、三级(L-3)高速缓 存、中级高速缓存、末级高速缓存(LLC)等。芯片组706可附加地耦合到互连网络704。此外，芯片组706可包括存储器控制器 中枢(MCH) 708。MC 708可包括耦合到存储器712的存储器控制器710。在实施例中，MCH 还可包括图形逻辑，因而可称为图形MCH(GMCH)。存储器712可存储数据，例如，该数据包括 由处理器702或与计算系统700的组件通信的任意其它设备执行的指令序列。在实施例中， 存储器712可与图2中示出的存储器子系统相同或相似。同样，在本发明的一个实施例中， 存储器712可包括一个或多个易失性存储(或存储器)设备，诸如随机存取存储器(RAM)、 动态RAM (DRAM)、同步DRAM (SDRAM)、静态RAM (SRAM)等。还可使用诸如硬盘之类的非易失 性存储器。可将诸如多处理器和/或多系统存储器之类的另外的设备耦合到互连网络704。MCH 708还可包括(例如，在实施例中经由图形加速器)耦合到显示设备716的图 形接口 714。在一个实施例中，图形接口 714可经由加速的图形端口(AGP)耦合到显示设备 716。在本发明的实施例中，显示设备716(诸如平板显示器)可通过例如信号转换器耦合 到图形接口 714，该信号转换器将诸如视频存储器或系统存储器(例如，存储器712)之类的存储设备中存储的图形的数字表示转换成由显示器716解释和显示的显示信号。如图7所示，中枢接口 718可将MCH 708耦合到输入/输出控制中枢(ICH) 720。 ICH 720可向耦合到计算系统700的输入/输出(I/O)设备提供接口。ICH720可通过诸如 可遵守PCIe规范的外围组件互连(PCI)桥、通用串行总线(USB)控制器之类的外围桥(或 控制器)724耦合到总线722。桥724可在处理器702和外围设备之间提供数据路径。可 使用其它类型的拓扑。同样，多个总线可通过例如多个桥或控制器耦合到ICH 720。例如， 总线722可遵守可从美国俄勒冈州波特兰的PCI专用业务组获得的PCI本地总线规范版 本7.0，3月9日，7004(在下文中称为“PCI总线”)。或者，总线722可包括遵守可从上述 美国俄勒冈州波特兰的PCI专用业务组获得的PCI-X规范版本7. Oa, 4月73，7003 (在下文 中称为“PCI-X总线”)和/或PCIe规范。此外，总线722可包括其它类型和配置的总线系 统。另外，在本发明的各实施例中，耦合到ICH 720的其它外围组件可包括集成的驱动电子 (IDE)或小型计算机系统接口(SCSI)硬盘驱动器、USB端口、键盘、鼠标、并行端口、串行端 口、软盘驱动器、数字输出支持(例如，数字视频接口(DVI))等。总线722可耦合到音频设备726、一个或多个盘驱动器728以及网络适配器 730 (在实施例中可以是NIC)。在一个实施例中，耦合到总线722的网络适配器730或其它 设备可与芯片组706通信。其它设备可耦合到总线722。同样，在本发明的一些实施例中， 各组件(诸如网络适配器730)可耦合到MCH708。此外，可组合处理器702和MCH 708，以 形成单个芯片。另外，计算系统700可包括易失性和/或非易失性存储器(存储)。例如，非易 失性存储器可包括下列中的一个或多个只读存储器(ROM)、可编程ROM(PROM)、可擦除 PROM(EPROM)、电 EPROM(EEPROM)、盘驱动器(例如，728)、软盘、紧致盘 ROM(CD-ROM)、数字通 用盘(DVD)、闪存、磁光盘或能够存储电子数据(例如，包括指令)的其它类型的非易失性机 器可读介质。图8示出根据本发明的实施例的安排成点对点(PtP)配置的计算系统800。具体 地，图8示出其中处理器、存储器和输入/输出设备通过多个点对点接口互连的系统。参考 图1-7讨论的操作可由系统800的一个或多个组件来执行。如图8所示，系统800可包括若干处理器，为了清楚起见仅示出了其中的两个处理 器802和804。处理器802和804可各自包括本地存储器控制器中枢(MCH) 806和808以实 现与存储器810和812的通信。存储器810和/或812可存储诸如参考图7的存储器712 讨论的各种数据。如图8所示，处理器802和804还可包括参考图7讨论的一个或多个高
速缓存。在实施例中，处理器802和804可以是参考图7讨论的处理器702之一。处理器 802和804可以分别使用PtP接口电路816和818经由点对点(PtP)接口 814交换数据。 同样，处理器802和804可各自使用点对点接口电路826、828、830和832经由各PtP接口 822和824与芯片组820交换数据。芯片组820还可例如利用PtP接口电路837经由高性 能图形接口 836与高性能图形电路834交换数据。在至少一个实施例中，参考图1-7讨论的一个或多个操作可由系统800的处理器 802或804和/或其它组件——诸如经由总线840通信的那些组件——来执行。然而，本发 明的其它实施例可存在于图8的系统800内的其它电路、逻辑单元或设备中。此外，本发明
11的其它实施例可遍布在图8所示的若干电路、逻辑单元或设备中。芯片组820可利用PtP接口电路841与总线840通信。总线840可具有与其通信 的一个或多个设备，诸如总线桥842和I/O设备843。经由总线844，总线桥842可与诸如 键盘/鼠标845、通信设备846 (诸如调制解调器、网络接口设备或可与计算机网络104通信 的其它通信设备)、音频I/O设备和/或数据存储设备848之类的其他设备通信。数据存储 设备848可存储可由处理器802和/或804执行的代码849。在本发明的各实施例中，本文中例如参考图1-8讨论的操作可被实现为硬件(例 如，电路)、软件、固件、微码或其组合，它们可作为计算机程序产品来提供，该计算机程序产 品例如包括其上存储有指令(或软件程序)的机器可读或计算机可读介质，这些指令用于 对计算机进行编程以执行本文所讨论的过程。同样，术语“逻辑”可包括作为示例的软件、 硬件和/或软件和硬件的组合。机器可读介质可包括诸如本文所讨论的那些存储设备。此 外，这种计算机可读介质可作为计算机程序产品来下载，其中该程序可经由通信链路(例 如，总线、调制解调器或网络连接)作为具体化在载波或其它传播介质中的数据信号从远 程计算机(例如，服务器)传输到作出请求的计算机(例如，客户机)。在本说明书中对“一个实施例”或“实施例”的参考表示结合实施例描述的特定特 征、结构或特性包括在至少一个实现中。在说明书的各位置出现的短语“在一个实施例中” 不一定全指同一实施例。同样，在说明书和权利要求书中，可使用术语“耦合”和“连接“及其衍生词。在本 发明的一些实施例中，“连接”可用于指示两个或多个元件相互直接物理或电接触。“耦合” 可表示两个或更多元件直接物理或电接触。然而，“耦合”还可表示两个或多个元件没有彼 此直接接触，但彼此仍协作或相互作用。因此，尽管以专用于结构特征和/或方法动作的语言描述了本发明的实施例，但 将理解所要求保护的主体可不限于所述特定特征或动作。相反，将特定特征和动作披露为 实现要求保护的主题的样本形式。
权利要求
一种修改系统路由信息的装置，包括经由一个或多个通信链路耦合的多个组件；存储单元，用于存储与热插拔事件之前所述多个组件之间的路由路径相对应的第一表和与所述热插拔事件之后所述多个组件之间的路由路径相对应的第二表；以及逻辑，用于比较所述第一表和所述第二表中的条目以确定哪些相应的路由表阵列(RTA)寄存器将响应于所述热插拔事件而被修改。
2.如权利要求1所述的装置，其特征在于，所述逻辑根据所述第二表的条目致使所确 定的RTA寄存器中存储的数据的修改。
3.如权利要求2所述的装置，其特征在于，所述第二表中被读取以修改所确定的RTA寄 存器的条目存储与所述第一表的相对应条目中存储的数据不同的数据。
4.如权利要求1所述的装置，其特征在于，还包括处理器，所述处理器包括所述逻辑。
5.如权利要求4所述的装置，其特征在于，所述处理器包括一个或多个处理器核。
6.如权利要求1所述的装置，其特征在于，所述多个组件、所述存储单元或所述逻辑中 的一个或多个在同一集成电路管芯上。
7.如权利要求1所述的装置，其特征在于，所述多个组件包括以下组件中的一个或多 个一个或多个处理器、一个或多个接口设备或者一个或多个存储器设备。
8.如权利要求1所述的装置，其特征在于，所述一个或多个通信链路包括一个或多个 点对点链路。
9.如权利要求1所述的装置，其特征在于，所述热插拔事件对应于以下事件中的一个 或多个添加基于链路的计算系统的组件、去除基于链路的计算系统的组件或修改基于链 路的计算系统的组件。
10.如权利要求1所述的装置，其特征在于，所述存储单元包括用于存储所述第一表的 第一存储设备和用于存储所述第二表的第二存储设备。
11.一种修改系统路由信息的方法，包括响应于热插拔事件的发生确定基于链路的计算系统中的多个组件之间的路由路径；在第一表中存储与所述热插拔事件发生之后所述多个组件之间的路由路径相对应的 数据；将所述第一表与第二表进行比较，所述第二表存储与所述热插拔事件发生之前所述多 个组件之间的路由路径相对应的数据；以及基于所述比较的结果更新一个或多个路由表阵列(RTA)寄存器。
12.如权利要求11所述的方法，其特征在于，还包括检测所述热插拔事件的发生。
13.如权利要求11所述的方法，其特征在于，更新所述一个或多个RTA寄存器基于所述 第一表的条目。
14.如权利要求11所述的方法，其特征在于，还包括用所述第一表中存储的数据替换 所述第二表中存储的数据。
15.如权利要求11所述的方法，其特征在于，所述热插拔事件对应于以下事件中的一 个或多个添加基于链路的计算系统的组件、去除基于链路的计算系统的组件或修改基于 链路的计算系统的组件。
16.一种修改系统路由信息的系统，包括耦合多个组件的多个点对点链路；多个路由表阵列(RTA)寄存器，其中所述多个RTA寄存器中的每一个将存储与所述多 个组件中的相应一个相关联的路由数据以指示到所述多个组件的分组路由信息；存储单元，用于存储与热插拔事件之前所述多个组件之间的路由路径相对应的第一表 和与所述热插拔事件之后所述多个组件之间的路由路径相对应的第二表；以及处理器，用于响应于所述热插拔事件的发生而计算将存储在所述第二表中的数据，并 比较所述第一表和所述第二表中的条目以确定哪些相应的RTA寄存器将响应于所述热插 拔事件而被修改。
17.如权利要求16所述的系统，其特征在于，所述处理器根据所述第二表的条目致使 所确定的RTA寄存器中存储的数据的修改。
18.如权利要求16所述的系统，其特征在于，所述处理器包括一个或多个处理器核。
19.如权利要求16所述的系统，其特征在于，所述多个组件、所述存储单元或所述处理 器中的一个或多个在同一集成电路管芯上。
20.如权利要求1所述的系统，其特征在于，所述多个组件包括以下组件中的一个或多 个一个或多个处理器、一个或多个接口设备或者一个或多个存储器设备。
全文摘要
描述了用于改进基于链路的系统中系统路由信息的修改的方法和装置。在一个实施例中，可比较第一表(存储与热插拔事件之前多个组件之间的路由路径相对应数据)和第二表(存储与热插拔事件之后多个组件之间的路由路径相对应的数据)中的条目以确定哪些相应的路由寄存器将响应于热插拔事件而被修改。还公开了其它实施例。
文档编号H04L12/56GK101878620SQ200780101768
公开日2010年11月3日 申请日期2007年11月29日 优先权日2007年11月29日
发明者X·蔡, Y·李 申请人:英特尔公司