一种wcdma基站基带码片级和符号级处理装置的制作方法

专利名称：一种wcdma基站基带码片级和符号级处理装置的制作方法
技术领域：
本发明涉及移动通信系统WCDMA基站设计，具体涉及一种WCDMA基站基带码 片级和符号级处理装置。
背景技术：
在移动通信系统中，基站是重要的系统设备，在第三代移动通信系统WCDMA中也 是如此。WCDMA基站包括电源部分、射频处理部分、基带处理部分和主控及接口处理 部分。电源部分提供整个基站的供电，射频处理部分完成基带信号和射频信号相互之间 的转换，主控及接口处理部分完成基站和基站控制器的接口、时钟和控制功能。基带处理功能包括接入和下行处理、上行专用处理。具体功能为接入和下行处理主要进行前导检测、接入消息解调和译码、下行发送(包括符号级和码片级)处理。上行专用处理主要进行上行专用信道的处理，包括符号级和码片级。 发明内容本发明的目的在于公开一种WCDMA基站基带码片级和符号级处理装置。本发明的WCDMA基站基带码片级和符号级处理装置使用多片DSP共同完成基站基带 符号级和码片级的数据处理，包括接入和下行处理DSP (简称TxRach DSP)、上行专 用处理DSP (简称RxDSP)。具体功能为接入和下行处理TxRach DSP主要进行前导检 测、接入消息解调和译码、下行发送(包括符号级和码片级)处理；上行专用处理RxDSP-主要进行上行专用信道的处理，包括符号级和码片级。主控芯片(MPU)通过主机口界 面FPGA与DSP处理阵列相连，实现物理层与高层的接口处理以及资源管理。天线口通 过界面FPGA与DSP处理器之间交换数据。该装置的硬件框图如图1所示。一共使用5片DSP处理器，按照顺序将其记为(DSP1-DSP5)。其中四片用于上行专 用物理信道数据的处理(DSP2—DSP5)， 一片用于下行数据的处理(DSP1)以及上行的随机 接入处理。四片用于上行专用物理信道数据处理的DSP中有一片(DSP2)与下行数据处理 单元(DSP1)通过link port总线连接。DSP对不同信道的处理能力及内存空间的分配决定了每个处理器所分配的处理任务。MPU通过主机口界面FPGA、 Cluster Bus总线与每一片DSP相连，因此，MPU可 以读写每一个DSP的内存区。界面FPGA上行Rx通过广播写向DSP2-DSP5写入上行数 据。DSP1同时处理下行数据及随机接入数据，界面FPGA上行Rx同时也通过广播写向 DSP1写入上行数据。DSP2-DSP5也保留了与主机口界面FPGA的接口，这样做的目的是将DSP2-DSP5 作为DSP1的备份。 一旦DSP1出现故障，MPU应当向DSP2-5中的其中一个(如DSP2) 重新加载应当由DSP1运行的代码。当用DSP2代替DSP1之后，考虑到下行处理会占用 DSP2较大的资源，DSP2应当不再响应及允许除随机接入外的上行数据写入。用消息(Messages)作多处理器间不同线程的同步及数据搬移。中断服务程序用汇编文件编写。当处理器之间以及处理器与外设之间要进行数据及消息的传输时，可以构造驱动程 序(device drivers)以方便系统的调用。驱动程序可以对应于linkport的传输或管道数据 传输(pipes)等。 一段驱动程序一般包含如下几部分1) 驱动的初始化2) 驱动的激活3) 打开驱动，关闭驱动4) 驱动写，驱动读5) 驱动的接口控制6) 分派函数(DispatchFunction)对于一个具体的驱动，并不是每一部分都是必须的。根据具体的情况，可以没有驱 动的初始化函数，驱动的激活函数或驱动的接口控制函数。但是一般来说，驱动的打开 及关闭函数，驱动的读、写函数，以及分派函数是必须的。在分派函数(DispatchFunction) 中规定了其它驱动函数的属性，其他的驱动函数通过分派函数被调用。对于外部函数而言，驱动具有统一的外部调用函数，至于对应于哪一个数据通路或 驱动器，则由调用函数的形参来决定。当使用消息(Message)机制调用驱动时，驱动函数会被操作系统内部调用，而我们 所看到的只有关于消息(Message)的操作。驱动程序可以用汇编编写，也可以用C代码编写，因此，对于linkport的驱动，如 果中断服务函数较复杂，用驱动的方式对其进行配置。多处理器之间的数据搬移可以通过两种途径来实现1) 通过cluster-bus总线来实现。这种方式最为直接，DSP直接访问对应的内存单元就可以了。 这种方式的优点是简单方便，没有额外的开销操作，对于访问的内存地址及数据长 度等没有任何限制。缺点是需要占用cluster-bus总线带宽，由于cluster-bus采用访问优先级循环机制， 因此通过cluster-bus进行访问总会有一定的总线延迟时间。因此，这种方式适合进行数据量小，而数据搬移的源地址或目的地址不固定，或数据 格式不确定的数据搬移。2) 通过linkport进行数据搬移。这种方式的优点是不占用CPU内核及总线资源，搬移的速度很快。缺点是在进行数据搬移前，须先配置好相应的DMA寄存器以指明搬移的源地址或目的地址；源处理器和目的处理器对每次搬移的数据格式必须统一，否则会带来搬移出错；数据搬移的存放地址只能由目的处理器先行配置，不方便进行修改。因此，这种搬移方式适合于数据量较大，数据格式及长度固定，搬移数据的源地址或目的地址较为固定的情况。当通过linkport进行数据搬移时，可以通过I/O器件驱动(device driver)模板来构造各 个驱动函数，从而完成对link port驱动的配置；这种方法的优点是器件驱动(device driver)通过C语言实现，可以方便以后进行系统的功能扩展。如果要通过link port 实现多处理器间的"消息"通信机制，则必须构造器件驱动(devicedriver)。


图1 WCDMA基站基带码片级和符号级处理装置硬件框图。
具体实施方式
下面结合附图和实例，对本发明作进一步说明。如图1所示，主控芯片(MPU) 101通过主机口界面FPGA102与DSP处理阵列103 相连，实现物理层与高层的接口处理以及资源管理。天线口 105通过界面FPGA104与 DSP处理阵列103之间交换数据，其中在上行方向，天线口将天线数据送往界面FPGA 中的Rx 104b，再通过link port总线送到DSP阵列的相应DSP，在下行方向，DSP阵列将下行数据通过link port总线送到界面FPGA的Tx 104b。 DSP处理阵列103 —共使用5 片DSP处理器，按照顺序将其记为DSP1 103a 、 DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e。其中四片用于上行专用物理信道数据的处理(DSP2 103b 、DSP3 103c 、 DSP4 103d 、 DSP5 103e)， 一片用于下行数据的处理以及上行的随机接入处理(DSPl 103a)。四 片用于上行专用物理信道数据处理的DSP中有一片(DSP2 103c)与下行数据处理单元 (DSP1 103b)通过link port总线连接。DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e用来实现上行专用信道的码片 级及符号级处理。它们完成的功能包括1) 上行方向从界面FPGA104接收天线数据，在界面FPGA104内缓存10ms的天线数据；2) MPU101通过clusterbus向DSP写入管理消息，信令消息；3) MPU101通过clusterbus从DSP读出响应消息、上行FP数据；4) 上行DPCCH多径合并完成后，向下行处理单元(DSP1 103a)相应的信道发送TPC比 特。link-port采用串行数据传输，发送采用双缓冲结构，接收采用3缓冲结构。天线数据 通过link-port进行传输。link-port时钟可以配置为内核时钟的1分频。分配两个link-port全双工通道用于对上行天线数据的接收，以及下行天线数据的发送。link-port的开销处理操作包括 更新数据搬移地址，转入下一个DMA搬移(由于采用链式DMA搬移)； 在两次DMA搬移(当前数据帧和缓存数据帧)都完成后，更新下一次搬移的DMA 寄存器；向定时中断处理任务发出信号量。当DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e完成前一帧DPCCH的数据 解调后，才可以对缓存帧的DPDCH进行解调。这时界面FPGA104应当将缓存帧的 DPDCH数据一点一点的送给DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e进行 处理。界面FPGA104对10ms缓存的DPDCH数据的发送可以采用如下方法用一个link-port传输，缓存的DPDCH数据与当前帧的数据放在不同的缓冲区，通 过链式DMA搬移来实现。由于采用了链式DMA搬移，在DSP顿U，可以将DPDCH和DPCCH 的数据分开存放，后续对DPDCH和DPCCH进行处理时可以不必再次做数据搬移。同时， 在界面FPGA104顿!l，也减少了在启动link-port前的数据搬移操作。在DSP顶U， DPDCH数据和DPCCH数据的到达时刻是一致的，因此，对DPDCH和DPCCH的处理放在一个处理 任务中。在每次启动link-port进行数据搬移前，必须先配置好一次link-port的起始地址， 数据长度。对于数据块的长度，接收端(DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e)和发送端(界面FPGA104)的每一次搬移必须一致，否则会导致搬移失败。因此， 对于每一次数据搬移的数据缓冲区，必须在接口中规定好。如果为link-port设置的数据缓冲区太大，会导致链路的link-port传输时延增大， 从而使系统的时延增大。但是，数据缓冲区若设计的太小，则留给DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e的开销处理时间会随之减少，但必须保证在开销时间内 能够完成所有的开销操作，否则就会导致数据传输失败。对于DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e，必须定时的响应并处理 天线数据，DSP进行天线数据处理(码片级处理)的周期也必须设计得恰当。若码片级处理的周期太长，会导致DSP2 103b 、DSP3 103c 、DSP4 103d 、DSP5 103e 内部的天线数据缓存区太大以及整个码片级处理的缓存区成比例增大，从而影响系统的 用户容量，并且，处理周期受到下行定时要求等的限制。若码片级处理的周期太短，带来的好处是对天线数据的缓存区可以随之变小，但是 会导致DSP频繁响应中断及进行任务切换操作。以2560chips为周期进行码片级数据处理。设置Link-port缓冲区小于天线数据缓冲区。每次link-port数据搬移完成后，需 要调整下一次搬移的指针。只有当一个天线数据缓冲区的数据全部到齐后才触发上行码 片级处理任务。这种方案可以减少由于link-port而带来的传输时延。例如，link-port 缓冲区设置为256chips的大小，则由link-port带来的传输时延为57. 344us。通过cluster-bus总线传输的消息有1) MPU101通过cluster—bus向DSP1 103a 、 DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e写入管理消息，信令消息；2) MPU通过cluster-bus从DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e读出DSP 响应消息、从读出DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e上行FP数据;3) 上行DPCCH多径合并完成后，向下行处理单元(DSPl 103a)相应的信道发送的TPC比 特也可以通过cluster-bus进行传输；4) 对于DSP1 103a，还需要通过cluster-bus写入下行FP数据。信令消息、管理消息以及上行FP数据的长度随着业务的不同会有很大的区别，按照 384k业务来计算，其FP数据包的净荷为3840bits。在最差情况下， 一个DSP能够在一 个时隙内访问cluster-bus 59次。上行链路和下行链路唯一需要交换的就是TPC信息，按照目前的设计DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e每个时隙(666.67us)向DSPl 103a发送一次TPC 消息。 一般TPC消息中应当包含如下信息channel—id， TPC比特。按照下行处理的定 时要求，TPC信息必须在1 2个时隙内到达。通过cluster-bus更新TPC信息，以时隙 号为序号的队列进行。并且可以通过队列标记位从DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e得到DSPl 103a的处理状况。对中断分配的原则是，定时中断应当有更高的优先级，以保证其实时性。目前DSP需要的定时中断主要有1) 2560chip定时中断，用于DSP1 103a在时隙到来时刻向界面FPGA104a发送数据。 分配IRQ3。2) 10ms定时中断，用于对无线帧的计数。分配IRQ2。3) MPU101信令消息中断。MPU向DSPl 103a 、 DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e写入管理消息、信令消息或下行FP消息后变向相应的DSP触发中断(所 有的操作通过FPGA)进行。分配IRQO。采用一个link-port进行上行天线数据传输的方法 处理流程描述link-port每次搬移256chips的当前帧和缓存的上一帧的天线数据；采用链式 DMA搬移，分开存放DPDCH和DPCCH数据。当累积完成对一个时隙(2560chips)的 天线数据的搬移后，通过DMA中断触发上行码片级处理任务。当累积完成一个对无 线帧(10ms)的数据的码片级处理后，通过信号量触发上行符号级处理任务。DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e内部可以划分为如下几个处理任务1. 上行码片级处理任务。处理上行天线数据，直到完成DPDCH的多径合并，以及DPCCH 的TFCI译码。上行码片级处理任务由与link-port相对应的DMA中断触发，当累积完成对一个时 隙(2560chips)的天线数据的搬移后，通过DMA中断触发上行码片级处理任务。2. 上行符号级处理任务。进行上行DPDCH多径合并之后的处理。当上行码片级处理任务完成一个10ms无线帧数据的处理后，通过信号量触发上行符 号级处理任务。上行符号级任务处理完成后，将FP数据写入消息队列，并向MPU触发中 断。3.控制任务。用于执行从MPU101下发的管理消息以及信令消息。以上3个任务的优先级设置为上行码片级处理任务〉上行符号级处理任务> 控制任务。 在创立一个工程时1. 需创建任务3个，都通过信号量进行触发。2. 中断服务程序有1) 2560chips中断，外部中断，对DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e并不必响应这个中断。2) 10ms定时中断，外部中断，更新无线帧及BFN (站点帧号)的计数。3) 与link-port对应的DMA中断，内部中断，当link-port累积完成对一个时隙的天线 数据的传输后，触发此中断，应当在中断到来后触发上行码片级处理任务。4) MPU101消息中断，外部中断，中断到来后触发控制任务，读取从MPUIOI来的消息包。3. 对link-port的配置对于DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e，只需要通过link-port 完成上行天线数据的接收，采用链式DMA传输，分别存放DPDCH和DPCCH数据。通过与 link-port对应的DMA中断服务程序对link-port进行配置。4. 进程间的通信，用信号量。5. 2560chips和10ms都通过外部定时中断来实现。6. 当上行FP数据包生成后，以及上行响应消息构造完成后，需要通过FLAG pin 向MPU101触发中断。采用两个link-port进行上行天线数据传输。主要的接口及处理流程可描述为 采用两个link-port分别向DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e传输 当前的DPCCH数据和上一帧的DPDCH数据。link-portO传输DPCCH数据，每次搬移 256chips的天线数据；link-portl传输上一帧的DPDCH数据，每次搬移2560chips的天线 数据，当一个无线帧的DPDCH数据处理完成后，会触发符号级处理任务，对一个10ms 帧的DPDCH数据连续进行处理。DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e内部可以划分为如下几个处理任务1. 上行DPCCH处理任务。处理上行DPCCH数据，直到完成DPCCH解复用及TFCI 译码。上行DPCCH处理任务由与link-portO对应的DMA中断触发，当link-port0累 积完成对一个时隙(2560chips)的DPCCH数据的搬移后，通过DMA中断触发上行 DPCCH处理任务。2. 上行DPDCH处理任务。处理上行DPDCH数据，直到完成DPDCH的多径合并处理。在10ms边界，以及上行DPCCH处理完成，第一个时隙内的DPDCH搬移完成后， 启动上行DPDCH处理任务。上行DPDCH处理任务完成一次处理过程后，向FPGA104发出中断请求，触发 link-portl进行下一次的DPDCH数据搬移。若一个10ms无线帧的数据没有全部处理完， 则进行下一次的数据解调及多径合并操作；若一个lOms无线帧的数据已经全部处理完， 则通过信号量触发上行符号级处理任务。3. 上行符号级处理任务。进行上行DPDCH多径合并之后的处理。当上行码片级处理任 务完成一个lOms无线帧数据的处理后，通过信号量触发上行符号级处理任务。上行 符号级任务处理完成后，将FP数据写入消息队列，并向MPU101触发中断。4. 控制任务。用于执行从MPU101下发的管理消息以及信令消息。以上4个任务的优先级设置为上行DPCCH处理任务 > 上行符号级处理任务 > 上 行DPDCH处理任务 > 控制任务。 在创立一个工程时1. 创建任务4个，都通过信号量进行触发。2. 中断服务程序有1) 2560chips中断，外部中断，对DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e，考虑在一个无线帧的最后一个时隙，启动link-portl进行第一个时隙 的DPDCH数据的搬移。2) 10ms定时中断，外部中断，更新无线帧及BFN的计数，当中断到来后，启动 对一个无线帧的DPDCH的处理。3) 与link-port0对应的DMA中断，内部中断，当link-port累积完成对一个时 隙的DPCCH数据的传输后，触发此中断，应当在中断到来后触发上行DPCCH 处理任务。4) 与link-portl对应的DMA中断，内部中断，当中断到来后，须更新下一次搬移的指针，同时触发DPDCH处理任务。 5) MPU101消息中断，外部中断，中断到来后触发控制任务，读取从MPU101来的 消息包。3. link-port的配置对于DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e，需要通过link-port0 完成上行DPCCH数据的接收，通过link-portl完成上行DPDCH数据的搬移。通过与 link-port对应的DMA中断服务程序对link-port进行配置。4. 进程间的通信，用信号量。2560chips和10ms定时都通过外部定时中断来实现了。5. FLAG pin的应用。1)当上行FP数据包生成后，以及上行响应消息构造完成后，需要通过FLAG pin 向MPU触发中断。2)当一次DPDCH数据的处理完成后，需要通过FLAG pin向FPGA发出中断请求， 触发下一次link-port数据搬移。DSP1 103a用来实现下行专用信道及公共信道的码片级及符号级处理，以及上行随 机接入的处理。DSP1 103a的外部接口需求包括1. 下行向FPGA104发送天线数据；2. 上行从FPGA104接收天线数据；3. MPU101通过cluster-bus向DSP1 103a写入管理消息，信令消息，下行FP数 据包；4. MPU101通过cluster-bus从DSP1 103a读出响应消息、上行FP数据。 DSP1 103a对下行天线数据的发送，要求下行从FPGA104流出的天线数据是恒定的。 在每次启动link-port进行数据搬移前，必须先配置好一次link-port的起始地址，数 据长度。对于数据块的长度，发送端(DSP1 103a)和接收端(FPGA 104)的每一次搬移 必须一致，否则会导致搬移失败。因此，对于每一次数据搬移的数据缓冲区，必须在接 口中规定好。对于DSP1 103a，必须定时响应并处理天线数据，DSP1 103a进行天线数据处理(码 片级处理)的周期也必须设计得恰当。若码片级处理的周期太长，会导致DSP1 103a内部的天线数据缓存区太大以及整个 码片级处理的缓存区成比例增大，从而影响系统的用户容量，并且，处理周期受到下行定时要求等的限制。若码片级处理的周期太短，带来的好处是对天线数据的缓存区可以随之变小，但是 会导致DSP1 103a频繁响应中断及进行任务切换操作。操作系统通过信号量进行一次任 务切换所花的时间大概为lus左右。以2560chips为周期进行码片级数据处理。为了满足下行数据的定时要求，引入2560chips的定时中断，当定时中断到来时， DSP1 103a响应中断并且下发下行数据，然后完成下一个2560chips数据的码片级处理。 DSP1 103a对上行天线数据的接收界面FPGA104采用广播写的方式将上行天线数据同时写入DSP1 103a 、 DSP2 103b 、 DSP3 103c 、 DSP4 103d 、 DSP5 103e。对prach (物理随机接入信道)的处理是 不需要缓存上一帧的天线数据的。DSP1 103a的下行数据发送采用一个link-port传输。 处理流程可描述为对于上行天线数据的接收link-port每次搬移256chips的当前帧天线数据。若为1个link-port方式，则采用链式DMA搬移，分开存放当前帧和上一帧的天 线数据，而DSP1 103a只需要得到当前帧的天线数据。若为2个link-port方式，则DSP1 103a只需要响应当前帧的link-port搬移。对 另外的一个link-port不做任何处理。当link-port累积完成对一个时隙(2560chips)(这个缓冲区的大小可以根据码片 级随机接入处理的需要来定，例如，可以设置为2560chips或2560chips。与DSP的 内存使用状况有关，属于DSP的内部接口。)的天线数据的搬移后，通过DMA中断 触发上行随机接入处理任务。当累积完成一个无线帧(10ms)的数据的码片级处理后，通过信号量触发上行 pmch符号级处理任务。对于下行天线数据的发送，当定时中断到来后，DSP相应中断，启动下行的 link-port数据搬移，同时触发下行码片级数据处理。DSP1 103a内部可以划分为如下几个处理任务 1.上行码片级随机接入处理任务。进行上行随机接入处理。上行码片级处理任务由与link-port相对应的DMA中断触发，当累积完成对一个时 隙(2560chips)的天线数据的搬移后，通过DMA中断触发上行码片级随机接入处理任务。当上行码片级处理任务累积完成对一个无线帧的数据处理后，通过信号量触发上行 prach符号级处理任务。2. 上行prach符号级处理任务。当上行码片级处理任务完成一个10ms无线帧数据的处理后，通过信号量触发上行符 号级处理任务。上行符号级任务处理完成后，将FP数据写入消息队列，并向MPU触发中断。3. 下行码片级处理任务。进行下行专用信道及公共信道的码片级处理。 当下行2560chips中断服务程序触发了下行的天线数据搬移后，通过信号量触发下行 码片级处理任务。4. 下行符号级处理任务。完成下行公共信道及专用信道的符号级处理。在MPUIOI中断服务程序中，通过信号量触发。5. 控制任务。用于执行从MPU101下发的管理消息以及信令消息。在MPU中断服务程序中，通过信号量触发。以上5个任务的优先级设置为 上行码片级随机接入处理任务 > 下行码片级处理任务 > 上行prach符号级处理任 务 >下行符号级处理任务 > 控制任务。 在创立一个工程时1. 创建任务5个，都通过信号量进行触发。2. 中断服务程序有1) 2560chips中断，外部中断。DSP1 103a收到中断后，启动下行天线数据的link-port 搬移，然后通过信号量触发下行码片级处理任务。2) 10ms定时中断，外部中断，更新无线帧及BFN的计数。3) 与上行link-port搬移对应的DMA中断，内部中断。当link-port累积完成对一个时隙的天线数据的传输后，触发此中断，应当在中断 到来后触发上行码片级处理任务。4) MPU101消息中断，外部中断。中断到来后触发下行符号级处理任务或控制任务，读取从MPU101来的消息包。3. link-port的配置上行天线数据的接收，在l个link-port方案下，采用链式DMA传输，在2个link-port方案下，采用通常的传输方式。下行天线数据的发送，采用通常的传输方式。通过与link-port对应的DMA中断服务程序对link-port进行配置。4. 进程间的通信，用信号量。5. 2560chips和10ms定时都通过外部定时中断来实现。6. FLAGpin的应用。当上行FP数据包生成后，以及上行响应消息构造完成后，需要通 过FLAG pin向MPU101触发中断。应当注意，凡不脱离本发明思想的任何改进的方法都属于本发明的保护范围，本发 明具体保护范围由权利要求书限定。
权利要求
1、一种WCDMA基站基带码片级和符号级处理装置，其特征在于一共使用5片DSP处理器，其中四片用于上行专用物理信道数据的处理，一片用于下行数据的处理以及上行的随机接入处理。四片用于上行专用物理信道数据处理的DSP中有一片与下行数据处理单元通过link port总线连接。主控芯片通过主机口界面FPGA与DSP处理阵列相连，实现物理层与高层的接口处理以及资源管理。天线口通过界面FPGA与DSP处理器之间交换数据。
2、 根据权利要求1所述的方法，其特征在于用消息作多处理器间不同线程的同步 及数据搬移。
3、 根据权利要求1所述的方法，其特征在于在上行方向，设置Link-port缓冲区 小于天线数据缓冲区。每次link-port数据搬移完成后，需要调整下一次搬移的指针。 只有当一个天线数据缓冲区的数据全部到齐后才触发上行码片级处理任务。
4、 根据权利要求1所述的方法，其特征在于四片用于上行专用物理信道数据的处 理DSP也保留了与主机口界面FPGA的接口 ，这样做的目的是将这四片DSP作为用于下 行数据的处理DSP的备份。 一旦用于下行数据的处理DSP出现故障，MPU应当向上行 专用物理信道数据的处理DSP中的其中一个重新加载应当由下行数据的处理DSP运行的 代码。
5、 根据权利要求1所述的方法，其特征在于界面FPGA104对10ms缓存的DPDCH 数据的发送可以用一个link-port传输，link-port每次搬移256码片的当前帧和缓存的上 一帧的天线数据；采用链式DMA搬移，分开存放DPDCH和DPCCH数据。当累积完成对一 个时隙(2560chips)的天线数据的搬移后，通过DMA中断触发上行码片级处理任务。当 累积完成一个对无线帧(10ms)的数据的码片级处理后，通过信号量触发上行符号级处理 任务。
6、 根据权利要求1所述的方法，其特征在于界面FPGA104对10ms缓存的DPDCH 数据的发送采用两个link-port进行上行天线数据传输。采用两个link-port分别向四片用 于上行专用物理信道数据的处理DSP传输当前的DPCCH数据和上一帧的DPDCH数据。 link-port0传输DPCCH数据，每次搬移256chips的天线数据；link-portl传输上一帧的 DPDCH数据，每次搬移2560chips的天线数据，当一个无线帧的DPDCH数据处理完成 后，会触发符号级处理任务，对一个10ms帧的DPDCH数据连续进行处理。7、根据权利要求1所述的方法，其特征在于用于下行数据的处理以及上行的随机接入处理DSP下行数据发送采用一个link-port传输。对于上行天线数据的接收link-port 每次搬移256chips的当前帧天线数据。若为l个link-port方式，则采用链式DMA搬移，分开存放当前帧和上一帧的天 线数据，而DSP只需要得到当前帧的天线数据。若为2个link-port方式，则DSP只需要响应当前帧的link-port搬移。对另外的 一个link-port不做任何处理。当link-port累积完成对一个时隙(2560chips)的天线数据的搬移后，通过DMA 中断触发上行随机接入处理任务。当累积完成一个无线帧(10ms)的数据的码片级处理后，通过信号量触发上行 prach符号级处理任务。对于下行天线数据的发送，当定时中断到来后，DSP相应中断，启动下行的link-port 数据搬移，同时触发下行码片级数据处理。
全文摘要
本发明公开一种WCDMA基站基带码片级和符号级处理装置。其特征在于使用多片DSP共同完成基站基带符号级和码片级的数据处理，一共使用5片DSP处理器，其中四片用于上行专用物理信道数据的处理，一片用于下行数据的处理以及上行的随机接入处理。四片用于上行专用物理信道数据处理的DSP中有一片与下行数据处理单元通过link port总线连接。主控芯片通过主机口界面FPGA与DSP处理阵列相连，实现物理层与高层的接口处理以及资源管理。天线口通过界面FPGA与DSP处理器之间交换数据。用消息作多处理器间不同线程的同步及数据搬移。
文档编号H04Q7/22GK101267680SQ20081010672
公开日2008年9月17日 申请日期2008年5月15日 优先权日2008年5月15日
发明者陈朝阳 申请人:北京北方烽火科技有限公司