专利名称：一种解交织设备和接收机的制作方法
技术领域：
本发明属于数字通信的解交织领域，更具体地讲，涉及在时域同
步正交频分复用 (Time Domain Synchronous Orthogonal Frequency Division Multiplexing ， TDS-OFDM)接收系统中，在有限状态机 (Finite State Machine, FSM)实现中，使用嵌入eDRAM实现时域解 交织。
背景技术：
对于TDS-OFDM接收机来说，时域解交织用于提高抵抗脉冲噪 声的能力，例如， 一个典型的时域解交织器，其使用卷积解交织，需 要一个存储空间为B* (B-l)申M/2的存储器，其中B为交织宽度， M为交织深度。由于所需要的时域解交织长度一般非常大，通常不使 用容量较大的片上存储器，而是使用成本较低的、单独的或容易购买 的SDRAM( Dynamic Random Access Memory,动态随机访问存储器，) 存储数据。但是，在本发明中使用了一个容量较大的嵌入式eDRAM。
eDRAM指"嵌入式DRAM ( embedded DRAM )"。 eDRAM由基 于电容的动态随机寻址存储器(DRAM)组成，像ASIC ( Application Specific Intergrated Circuits，专用集成电路)或处理器一样，通常 DRAM集成在一个印模或封装中，这和用于高速缓冲存储器器 (cache)的外部DRAM模块和基于晶体管的SRAM相反。随着技 术的发展，使用标准 COMS ( Complementary Metal-oxide Semiconductor,互补金属氧化物半导体)工艺生产eDRAM克服了这 种限制，像在1T-SRAM中。与外部独立的DRAM相比，将DRAM 的大量模块嵌入ASIC中带来了许多好处第一，去除了对外部独立 芯片驱动I/O (Input/Output,输入/输出)信号的需要，因此，减小了系统板的尺寸，并简化了系统板设计的复杂度；第二， eDRAM提高 了存储器的性能和整个系统的带宽；第三，在手持设备系统中使用更 加简便。
美国专利申请号为11/677， 225，标题为"TDS-OFDM接收机中 使用SRAM实现时域解交织"的专利，描述了一个独立的SDRAM， 此项专利并入上述申请以作参考。然而，独立的SDRAM需要管脚多、 功耗大，这是外部存储器的不足之处。
因此，能包含不同字宽的嵌入式或内置式存储器是值得研究的。
发明内容
本发明提供了 一种解交织设备和接收机，以克服现有技术中釆用 外部存储器管脚多、功耗大的缺陷，减少了系统复杂度，更便于使用。
本发明釆用嵌入式存储器时域解交织，其管脚少、功耗低，不存 在外部存储器的缺陷。
在TDS-OFDM接收机中，提供了嵌入式存储器时域解交织，其 管脚少、功耗低，不存在外部存储器的缺陷。
本发明采用嵌入式存储器时域解交织，其字长比接收到的字长大。
在TDS-OFDM接收机中，提供了嵌入式存储器时域解交织，其 字长比接收到的字长大。
本发明釆用嵌入式存储器时域解交织，其字长与接收字长之比为 4: 3。
在TDS-OFDM接收机中，提供了嵌入式存储器时域解交织，其 字长与接收字长之比为4: 3。
本发明釆用嵌入式RAM时域解交织，其管脚少、功耗低、或
不存在外部存储器的缺陷。
在TDS-OFDM接收机中，提供了嵌入式RAM时域解交织，其
管脚少、功耗低、或不存在外部存储器的缺陷。
本发明釆用嵌入式eDRAM时域解交织，其管脚少、功耗低，不 存在外部存储器的缺陷。
在TDS-OFDM接收机中，提供了嵌入式eDRAM时域解交织， 其管脚少、功耗低，不存在外部存储器的缺陷。
本发明提供了带处理器的设备，该处理器处理交织数据；嵌入式 存储器与处理器相连，构成一个整体，具有处理器的物理单元用于处 理交织数据。这些设备是无线接收机的组成部分。
在TDS-OFDM接收机中采用本发明所提出的方法，去除了对外
部独立芯片驱动i/o信号的需要，导致其外部管脚少，功耗低，简化
了系统设计的复杂度和减小了系统板的尺寸，使其使用更加方便，提 高了存储器的性能和整个系统的带宽。
附图中的参考数字指相同或功能相似的基本单元，附图和下面的 详细描述一起构成了一个整体，成为说明书的要素，并用于进一步图 示各种具体实施例和解释本发明的各种原理与优点。 图l是符合本发明具体实施例的接收机实例。 图2A是符合本发明具体实施例的众多方案的第一个实例。 图2B是符合本发明具体实施例的众多方案的第二个实例。 图3是符合本发明具体实施例的解交织实例。 图4是符合本发明具体实施例的、图3所示解交织的具体描述实例。
图5是符合本发明具体实施例的第一个方案实例。 图6是符合本发明具体实施例的第二个方案实例。 图7是符合本发明具体实施例的第三个方案实例。 图8是符合本发明具体实施例的流程图实例。 专业人士需要的是将图中的基本单元简单明了地表示出来，是否按比例描绘并不是必要的。例如，为了更好地帮助理解本发明的具体 实施例，图中某些基本单元的尺寸大小相对于其它单元可能被夸大。
具体实施例方式
在详细描述本发明具体实施例之前，应当注意，本实施例存在于 方法步骤和装置部件的组合之中，它涉及到了基于嵌入式存储器实现 时域解交织，其管脚少、功耗低和不存在外部存储器的缺陷。相应地， 图例中使用常规的符号来描述这些设备和方法步骤，仅详细说明了与 本发明具体实施例相关的关键细节，帮助大家清晰地、充分地理解本 方案，以免对这些细节产生误解，使本领域的普通技术人员容易明白， 并从中收益。
在本说明书中，相关的术语，例如第一和第二、顶部和底部，以 及相似的术语，可能会单独使用，以区别不同的实体或处理，并不表 示必须需要或暗示这些实体或处理之间的关系或顺序。术语"包括"、
"由….i且成"，或是任何与之相关的其他变形，意指包含非排它的结 果。所以，由一系列基本单元组成的处理、方法、文章或装置不仅仅 包含那些已经指明了的基本单元，也可能包含其它的基本单元，虽然 这些单元没有明确列在或属于上述的处理、方法、文章或装置。被"包 括"所引述的基本单元，在没有更多限制的情况下，不排除在由基本 单元构成的处理、方法、文字或装置中存在另外相同的基本单元。
本发明的实施例由以下几部分组成 一个或多个普通的处理器、 控制一个或多个处理器运行的独特的存储程序指令、和一些不包含处 理器的电路，它们配合实现某些、大部分或全部的这里所述的嵌入式 存储器时域解交织功能，其管脚少、功耗低、和不存在外部存储器的 缺陷。不包含处理器的电路包括射频接收机、射频发射机、信号驱动、 时钟电路、电源电路、和用户输入器件，但并不仅限于此。同样地， 这些功能可以解释为嵌入式存储器(管脚少、功耗低、和不存在外部 存储器的缺陷)实现时域解交织方法的步骤。或者，这些功能可以通
过不存储程序指令的状态机实现，或者用于专用集成电路(ASICs), 在专用集成电路中，每个功能或者特定功能的结合实现特定逻辑。当 然，也可以使用两种方法的结合体。因此，这里描述了实现这些功能 的方法和手段。更进一步，期望普通的技术人员经过努力和许多设计 选择后，例如有效的开发时间、当前的技术和经济方面的考虑，在 这里所揭示的概念和原理指导下，能够容易通过最少的实验得到所述
的软件指令、程序和ic。
参照如图l，接收机10基于TDS-OFDM通信系统实现LDPC,换句 话说，图1是基于TDS-OFDM的接收机10实现LDPC的功能框图。在这 里，解调遵循TDS-OFDM调制原理，纠错机制基于LDPC,接收机IO 的主要目标是从噪声扰乱系统中确定发射信息，它是由发射机发送的 一组有限波形，使用信号处理技术，恢复发射机发送的一组有限离散 信号。
框图1说明接收机10的信号和关键处理步骤。假设接收机10的输 入信号12为下变换数字信号，输出信号14为MPEG-2传送流。具体的 讲，RF (radio frequency,射频)输入信号16通过RF高频头18接收， 其中，RF输入信号转换为低中频或零中频信号12，低中频或零中频 信号12作为模拟或数字(通过一个可选的模-数转换器20实现)信号 输入接收机IO。
在接收机10中，中频信号转换为基带信号22,基于TDS-OFDM调 制原理，根据LDPC (low-density parity-check,低密度奇偶校验)的 参数进行TDS-OFDM解调处理,信道估计24和相关模块26的输出信号 输入时域解交织28,然后送给FEC (forward error correction,前向纠 错)模块。接收机10的输出信号14为并行或串行MPEG-2传输流，包 括有效数据、同步和时钟信号。接收机10的配置参数可以通过编程自 动检测或手动设置。接收机10的主要配置参数包括(l)子载波调制 模式QPSK， 16QAM和64QAM; (2)FEC码率0.4, 0.6和0.8; (3)保护间隔420和945个符号；(4)时域解交织模式0， 240和720个 符号；(5)控制帧检测；(6)信道带宽6, 7和8MHz。 接收机10的功能模块描述如下。
AGC (Automatic gain control,自动增益控制)模块30将输入的 数字化的信号强度与参考值作比较，其差值经过滤波，滤波后的值32 用于控制调谐器18的放大增益。高频头输出的模拟信号12经过模/数 转换器20釆样后，信号中心频率为低中频，例如，用30.4MHz时钟采 样36MHz的IF信号，釆样后的信号中心频率为5.6MHz。 IF转基带模块 22将低IF信号转换成基带复数信号。模数转换器20釆用固定的釆样 率，在模块22中，使用内差器将固定的采样率转换为OFDM釆样率， 定时恢复模块33计算定时误差，并将误差滤波后驱动数控振荡器(图 中没有表示)，控制应用于釆样率转换器的内差器中的釆样定时校正。
输入信号12可能发生频偏，自动频率控制模块34计算频率偏移 量，并将此中频信号调节到基带参考中频上。为了改善捕捉范围和跟 踪性能，频率控制在两个阶段完成粗调和细调。由于发射信号经过 平方根升余弦滤波器滤波，所以接收到的信号也应用相同的处理。我 们知道，TDS-OFDM系统中的信号在IDFT (离散傅里叶逆变换)符 号前包含一个PN序列，通过本地产生的PN序列与接收信号做相关， 可以得到相关点(从而可以确定帧的起始位)和其他同步信息，例如 频偏和定时误差。信道时域响应基于前面获得的信号相关性，从时域 响应的FFT (快速傅里叶变换)获得频域响应。
在TDS-OFDM中，PN序列取代传统的循环前缀，所以必须移去 PN序列，并且恢复信道扩展后的OFDM符号。模块36重建常规的 OFDM符号，它使用一个抽头均衡。快速傅立叶变换(FFT)模块38 执行FFT，比如3780点的快速傅立叶变换。信道均衡40基于信道频率 响应实现对FFT38变换数据的均衡。将去旋转数据和信道状态信息发 送给前向纠错(FEC),以进一步处理。
在TDS-OFDM接收机10中，时域解交织28用于提高抵抗脉冲噪声 的能力，时域解交织28是一个卷积解交织器，它需要一个空间为Bf (B-l) *]^/2的存储器，其中B为交织宽度，M为交织深度。对于本 实施例的TDS-OFDM接收机IO，包含三种时域解交织模式模式l, B=52， M=48;模式2: B=52， M=240;模式3: B=52， M=720。
LDPC解码器42是一种软判决迭代解码器，例如，发射机提供的 准循环低密度奇偶校验码(Quasi-Cyclic Low Density Parity Check , QC-LDPCX图中未示出)，通过共享同一个硬件，QC-LDPC码的LDPC 解码器42设置成三种不同的码率(即码率0.4、码率0.6和码率0.8)进 行解码。当迭代过程达到最大指定迭代数量时，迭代过程停止，称为
全迭代；在错误检测和纠正过程中，当没有检测到错误时，迭代过
程结束，称为部分迭代。
TDS-OFDM调制/解调系统是基于多种调制模式(QPSK、 16QAM、 64QAM)和多种码率(0.4、 0.6和0.8 )的多速率系统，其 中QPSK代表四相移键控，QAM代表正交幅度调制。BCH解码器46 的输出是一比特接着一比特的，根据不同调制方式和码率，码率转换 模块44将BCH解码器46输出的比特组合成字节，并且调整输出时钟字 节的速率，使在整个解调/调制过程中，接收机10的MPEG输出数据包 均匀分布。
BCH解码器46被设计用来解BCH( 762, 752 )码，它是BCH( 1023, 1013)码的缩短二进制BCH码，生成多项式为x^0+xA3+l。
由于发射机中的数据在BCH编码之前，使用伪随机LLPN)丄序列 进行了随机化处理(图中未示出)，所以由LDPC/BCH解码器46纠错 的数据必须经过反随机化处理。PN序列生成多项式为，其初始条件 为100101010000000。对于每个信号帧，解扰器/解随机处理器48都将 复位到初始条件，否则，解扰器/解随机处理器48将自由运转，直到 再次复位。最低8比特与输入的字节码流进行异或运算。数据流经解调器每个模块的过程描述如下。
数字地面高频头18处理接收到的RF信息16,高频头选择解调所 需的带宽，接着将信号16下变频为基带信号或低-中频信号，然后通 过经模/数转换器20将下变频产生的信号12转换成数字信号。
基带信号经过釆样率转换器50的处理后转换为符号。保护间隔中 的PN信息与本地产生的PN序列作相关运算，得到时域冲击响应。时 域冲击响应的FFT变换提供了信道响应的估计。相关器26还用于时钟 恢复33、频率估计和接收信号的校正。提取接收数据中的OFDM符号， 并通过3780点的FFT变换38，得到了频域里的符号信息。使用前面所 得到的信道估计信息，对OFDM符号进行均衡处理，然后送到FEC解 码器。
在FEC解码器中，时域解交织模块28对传输符号序列进行反卷积 交织，并将这3780个模块传送给内码LDPC解码器42。 LDPC解码器42 和BCH解码器46以串联方式接收精确的3780个符号，去掉36个TPS符 号，处理剩余的3744个符号，恢复发射的传送流信息。码率转换器44 调整输出数据的码率，去扰器48重建传输流信息，连接到接收机IO 的外部存储器52为这部分预先设定的功能或需求提供了存储空间。
在具体实施例中，在时域解交织之前移去36个TPS符号，为了易 于实现帧同步，每个帧的符号数应是52 (参数B)的倍数，3744是52 的倍数，而3780则不是。
本发明具体实施例所选的嵌入式eDRAM，通常可以从ASIC制造 商得到。这款eDRAM和其他用于TDS-OFDM接收机的模块集成到同 一芯片。由于eDRAM模块通常可提供的数据宽度为2n，比如16， 32 等，而在TDS-OFDM接收机中，时域解交织数据宽度为24比特，因此 需要协调二者的关系。为了节省硬件成本，本发明采用32比特eDRAM 实现24比特数据存储的需求，通过使用24比特地址在数据中共享32 比特地址来实现，从而需存储在不同的时隙，因此存储器中的总比特
数与24比特时计算的数值一样。
时域解交织介绍在发射端，时域交织在FEC (forward error correction, 前向纠错)之后进行，但是在FFT ( fast Fourier transform, 快速傅立叶变换)之前，并且其仅作用于3744个FEC编码的符号；在 接收端，时域解交织28在FFT模块38之后、LDPC (low density parity check,低密度奇偶校验)模块42和模块46之前。应当注意，上文所 提到的数字用于满足具体实例或情况中的每个OFDM帧，它包含3744 个FEC编码符号，尽管这些数字的确依赖于相关标准的定义或发端发 送的内容，但这并不意味着本发明仅适用于3744个符号或特定数目的 符号。可以认为，时域解交织可用于各种各样的、B和M的参数值任 意的卷积解交织系统。
为了缩短帧同步时间，在发射端，釆用卷积交织方案实现时域交 织，此原理如图2A-2B所示，描述了时域交织/解交织。图2A为时域 交织，图2B为时域解交织。变量B表示交织宽度(支路)，变量M表 示交织深度(延时缓冲区的大小)， 一组交织/解交织的总延时可以通 过Mx (B-l) xB来计算。对于这里所用到的时域解交织，包含3种 模式模式l: M=48， B=52;模式2: M=240， B=52;模式3: M=720， B=52。
由此可以得出，对于三种模式，符号周期内一组时域交织/解交 织的总延时分别为127296， 636480, 1909440符号时钟周期。
对于本具体实施例的硬件实现而言，时域解交织有52个分支，每 个分支都有不同延时的延时线或FIFO(先进先出)装置。例如，对于 模式l，最底层分支的延时为零(与时域交织相反)，而最顶层分支有 2448个符号时钟延时。对于每个输入有效的时钟周期，时域解交织从 FIFO的左侧输入数据，同时，从FIFO的右侧读取数据。工作流程如 下第一个输入的数据输入第一个分支的左侧，FIFO的(B-l) xM, 依次，第一个读取的数据按相同的分支从右侧读取；第二个输入的数
据输入第二个分支的左侧，FIFO的(B-2) xM，依次，第二个读取 的数据按相同的分支从右侧读取；第三个，…等等。因为第五十二个 分枝没有延时，输入数据直接输出，没有储存，接着处理过程又返回 第一个分支，整个处理过程重复。
起初，在本发明所用的数据全部输入(所有分支)FIFO之前，读 取的数据为无效数据，将其舍去，换句话说，在FIFO右侧的52路分支 延时线都变成有效之前(即，第一个输入的有用信息储存在FIFO中), 读取的数据通常丟弃。当FIFO的右侧的52路延时线中的数据都有效 时，分别从52路延时线中读取数据(模式l:时钟周期延时为127296; 模式2:时钟周期延时为636480;模式3:时钟周期延时为1909440。
参照图3，在首选的实施例300中，没有使用51个分立的存储器实 现51路非零延时线(如图2A-2B所示)，整个51路非零延时线釆用单 片RAM302实现。尽管使用了单片RAM302,但提供了不同的相关的 存储位置。寻址和FSM模块304控制数据输入、Din，和存储在存储模 块302中的相应存储位置。同时，存储器中的数据载入Dout,作为输 出信号。存储器所需的空间为(B-l) xBxM/2x (每个符号的比特 数)。上述三种时域解交织模式，所需存储单元的空间分别为63648, 318240和954720个符号。对于本发明，由于每个符号的数据宽度为24 比特，如果在一个存储器实现三种模式，需要的总存储空间为 22913280比特。
参照图4，框图400提供了同步DRAM402和相应的处理器(例如 有限状态机404 )。有限状态机404包含两个子模块，分别为 Index_gen408和intf—edram406。 Index_gen408的功能根据预选的时域 解交织模式和24比特DRAM存储器划分，生成分支指针 (index—branch )信号和根据24比特存储器生成存储器寻址 (index—addr)信号。index—branch信号从B-l开始，按时钟逐一递减， 直到为O，接着回到B-l,循环往复；index一addr分配如下:"0"对应(分支-l)的第一个位置，"1"对应(分支-l)的第二个位置，…，
"M-1"对应(分支-l)的第M个位置；"M"对应(分支-2)的第一 个位置，"M+1"对应(分支-2)的第二个位置，…，"Mx (B-l) x B-l"对应分支B-1的最后一个位置。
Intf—edram406为访问32比特eDRAM而生成实时的eDRAM输入/ 输出控制信号、寻址和读/写数据信号，从时域解交织输入数据中获 取数据(Data—in)，根据从indexjen模块中得到的原始24比特存储地 址，使用本发明提出的方法计算实际的32比特存储地址，从存储在 eDRAM中的数据中读取正确的24比特数据，生成时域解交织器最终 输出的数据(Data一out)，接着将新的数据(Datajn )写入刚读取完 毕的存储器的相应位和地址。Data—in包含24比特时域解交织器的输入 数据。Ena一in的功能为当它的值为高电平时，输入时域解交织器的 数据为有效数据。Str—in的功能为指示时域解交织器输入的每帧(这 里每帧包含3744个符号)数据的第一个有效位。
Data—out包含24比特时域解交织器输出的数据。Ena—out的功能 为当它的值为高电平时，时域解交织器输出的数据为有效数据。 Str—out的功能为指示时域解交织器输出的每帧数据的第一有效位。
应当注意，本发明还考虑到微控制器所需的速度。为了实现时域 解交织，不是使用存储空间为2097152x32bits (共67108864bits )的 单片存储器，就是使用一些分立的容量小的32位存储器，这取决于 ASIC生产商所提供的有效器件库。
图5描述了本发明的第一具体实施例。为了有效匹配32bit存储器 的24比特字节时序，把四个字节以拆分或完整的方式填充到三个存储 空间中。四组字分别定义为O， 1, 2, 3或W0， Wl, W2 ， W3。在 第一个具体实施例中，W0和W3为完整字节，或者没有被拆分，而 W1和W2被拆分，以8比特为单元。例如，Wl的第一个8bit接着W0 完整字节，置于第一个32-bi傳储器Ml的低比特位，换句话说，存储器Ml的高24-bits为W0，而低8-bits为Wl的一部分；在存储器M2中， 高16-bits为Wl的一部分，低16-bits为W2的一部分；在存储器M3中， 高8-bits为W2的一部分，低24-bits为W3。
第一个具体实施例的实例如下 例l:
A=0x2D0 (十进制为720) DIN=0x401FEE
C= (A 2) *3=0x21C (十进制为540) 因为A[l.,0x2b00
在地址0x21C中rdata=
=0x43604F43 因此，Dout=0x43604F Wdata[ox21 C]=0x401FEE43 例2
A=0x2Dl (十进制为721) DIN=0x405FFl
C= (A〉>2) *3=0x21C (十进制为540) C+l=0x21D (十进制为541) 因为A[l:0]-0x2B01
在地址0x21C中rdata=
=0x401FEE43,注意，24bits MSB (0x401FEE)保留，而8bits LSB (0x43)由Din[23: 16] (0x40)取
代；
在地址0x21D中rdata=
=0x23B04061 ， 16bits MSB (0x23B0)由Din[15: 0] (0x5FF0)取代，而16bits LSB (0x4061 )保留。
因此Dout=0x4323B0 ;Wdata
=0x401FEE40 ; Wdata
=0xFF04061 。 例3:A=0x2D2 (十进制为722) DIN=0x40DDFl
C= (A 2) *3=0x21C (十进制为540) C+l=0x21D (十进制为541) C+2=0x21E (十进制为542 ) 因为A[l: 0]=2
在地址0x21D中rdata=0x5FF04061, 16bits MSB ( 0x5FF0 )保 留，用Din[23: 8] ( 0x40DD )取代16bits LSB;
在地址0x21E中rdata=0xCF40DC0F， 24bits LSB ( 0x40DC0F ) 保留，用Din[7: 0] (OxFl)取代8bitsMSB;
因此Dout=0x4061CF ;Wdata
=0x5FF040DD ; Wdata
=0xF40DC0F 。
例4:
A=0x2D3 (十进制为723) DIN=0x40202F
C= (A 2) *3=0x21C (十进制为540) C+l=0x21D (十进制为541) C+2=0x21E (十进制为542 ) 因为A[l: 0]=3
在地址0x21E中rdata=0xF140DC0F， 8bitsMSB (OxFl)保留， 用Din[23: 0] ( 0x40202F )取代8bitsMSB;
因此Dout=0x40DC0F, Wdata
的值(步骤718 )， 如果A[1: 0]=0:读取存储在C中的数据，Dout=rData[31: 8];如果 A[l: 0]=1:读取存储在C和(C+l )中的数据，Dout={rData[C][7: O]， rData[C+l][31: 16]};如果A[1: 0]=2:读取存储在(C+l )和(C+2 ) 中的数据，Dout={rData[C+l][15: O]， rData[C+2][31: 24]};如果A[1: 0〗=3:读取存储在(C+2)中的数据，Dout=rData[C+2][23: 0](步骤 720)。此刻，执行步骤710。此外，如果A[1: 0]=0: wData[C][31:8]=Din;如果A[1: 0]=1: wData[C][7: 0]=Din[23: 16], wData[C+l][31: 16]=Din[15: O];如果A[1: 0]=2: wData[C+l][15: 0]=Din[23: 8]， wData[C+2][31: 24]=Din[7: O];如果A[1: 0]=3: wData[C+2][23: 0]=Din[23: O];程序700返回步骤702。
实际应用不限于eDRAM，可以扩展为任意32-bitsRAM,但这里 仅使用24-bits。
上面结合附图对本发明的具体实施例进行了详细说明，但本发明 并不限制于上述实施例，在不脱离本发明的权利要求的精神和范围情 况下，本领域的普通技术人员可作出各种修改或改变。因此，本说明 书和框图是说明性而非限制性的，同时，所有修改都包含在本发明的 范围中。好处、优点、问题的解决方案以及可能产生好处、优点或产 生解决方案再或者变得更明确的解决方案的任何基本单元，都不会作 为任何或全部权利要求中重要的、必需的或者本质的特性或原理来加 以解释。后面的权利要求，包括本申请未定期间的任何改正以及与颁 布的那些权利要求的所有的等同权利，单独地定义了本发明。
权利要求
1.一种解交织设备，其特征在于，包含用于处理交织数据的处理器；嵌入式存储器连接处理器形成一个整体的物理单元，用于处理交织数据。
2. 如权利要求l所述的解交织设备，其特征在于，所述的解交织 设备包含时域解交织器。
3. 如权利要求l所述的解交织设备，其特征在于，所述的处理器 包含有限状态机。
4. 如权利要求l所述的解交织设备，其特征在于，所述的嵌入式存储器包含单片嵌入式存储器，其数据宽度比输入数据宽度大。
5. 如权利要求l所述的的解交织设备，其特征在于，所述的嵌入 式存储器包含存储器，其存储数据宽度为32-bits。
6. —种接收机，其特征在于，所述接收机包含解交织设备，所述 解交织设备包含用于处理交织数据的处理器；嵌入式存储器连接处 理器形成一个整体的物理单元，用于处理交织数据。
7. 如权利要求6所述的接收机，其特征在于，所述的解交织设备 包含时域解交织器。
8. 如权利要求6所述的接收机，其特征在于，所述的处理器包含 有限状态机。
9. 如权利要求6所述的接收机，其特征在于，所述的嵌入式存储 器包含单片嵌入式存储器，其数据宽度比输入数据宽度大。
10. 如权利要求6所述的接收机，其特征在于，所述的嵌入式存 储器包含存储器，其存储数据宽度为32-bits。
全文摘要
本发明涉及在时域同步正交频分复用接收系统中使用嵌入eDRAM实现时域解交织，属于数字通信的解交织领域。本发明提供的接收机包含解交织，处理器处理交织数据，嵌入式eDRAM连接到处理器处理交织数据。
文档编号H04L1/00GK101345603SQ20081011135
公开日2009年1月14日 申请日期2008年5月27日 优先权日2007年7月10日
发明者杨海耘, 彦 钟 申请人:清华大学