专利名称：一种主备时钟切换的方法及系统的制作方法
技术领域：
本发明涉及主备时钟的切换，更具体地，涉及一种主备时钟切换的方法 及系统。
背景技术：
时钟是通信设备的关键信号，时钟的备项性能会影响单板乃至整个系统 的性能。所以保证通信设备时钟各项性能的准确性和稳定性对于通信设备来 说是非常重要的。因此各个通信组织，国家以及运营商在设备入网前，都要 对设备的时钟各项性能进行严格的测试。时钟的性能指标主要包括频率和相 位，通常考察上述指标的性能包括长期稳定度、长期准确度、保持性能、相 位瞬变和相位不连续性等。通信设备一般采用对主要单板进行M提高设备的可靠性，时钟对于通 信设备是一个非常重要的组成部分，因此在通信设备时钟的设计中采用了备 份工作方式， 一旦主时钟发生故障，备时钟立即替代主时钟为通信设备提供 定时信号。主、备时钟的切换要尽量保证对业务不产生影响，例如切换时产 生业务瞬断、误码等，因此在任何情况下，必须保证在主备时钟切换时，主 备时钟的频率和相位是对齐的，否则设备将会产生误码甚至业务中断。在现有时钟备份方案多釆用主锁相环和副锁相环，即主用时钟采用数字 锁相环跟踪参考源，备时钟采用模拟锁相环跟踪主用时钟，使备用输出时钟 与主用时钟相位对齐。主用时钟采用数字锁相环主要是为了保证系统时钟满 足通信设备相关标准，可以使时钟工作在各种工作模式，如锁定、跟踪、保 持以及自由振荡等状态。而备用时钟采用模拟环主要出于主备时钟相差的考 虑。模拟锁相环剩余相差较为恒定， 一致性好，在备时钟或主时钟调节延时， 即可达到主、备时钟输出对齐。此时钟方案中，时钟主备切换是一个主副锁相环工作切换过程。假设有A、 B两块时钟板，A板默认为主用板，B板为备用板。此时A板的主锁相环 工作为数字锁相环，锁定参考源，副锁相环为才莫拟锁相环，不工作，同时为 网元输出定时信号；B板的主锁相环不工作，而副锁相环跟踪并锁定A板输 出的定时信号，B板不输出定时信号。如果发生人为强制切换为B主用或者 A板发生故障，网元的定时信号切换到B板输出，同时A、 B板主副锁相环 工作切换，B板由副锁相环跟踪A板输出定时信号切换到主锁相环跟踪参考 源信号；相反，A板由主锁相环切换到副锁相环跟踪B板输出的定时信号， 此时A板不输出定时信号。
这样在模拟锁相环切换到数字锁相环过程中容易产生相位瞬变，即时钟 相位不连续性，导致时钟因主备切换而出现误码等现象。这种方法还有如下 缺陷备用板时钟要实时跟踪主用板时钟的频率和相位，占用了大量的资源。
现有技术中，实现主备时钟相位对齐的系统，如图8所示，主要包括时 钟产生;f莫块、驱动分发模块、以及参考逻辑选择等一系列芯片。其存在的问 题在于，主备板之间连线复杂，需要7对线。参与主备切换的器件太多，给 可靠性带来了隐患。
发明内容
本发明所要解决的技术问题是提供一种主备时钟切换的方法，不会因切 换而导致相位瞬变、系统不稳定和可靠性差，同时占用资源少。
为了解决上述技术问题，本发明提供了一种主备时钟切换的方法，应用 于包括主时钟板和备时钟板的系统，该主时钟板和备时钟板的时钟分发芯片 分别跟踪本时钟板的同频时钟源，并通过各自的逻辑芯片实现主备时钟和数 据的互传，该方法包括
要切换主备时钟时，向主时钟板的逻辑芯片发送预切换指令，主时钟板 的逻辑芯片收到预切换指令后，向备时钟板的逻辑芯片发送同步指令；
备时钟板的逻辑芯片收到该同步指令后，向备时钟板的时钟分发芯片发
送一脉沖形式的有效的同步信号；
备时钟板的时钟分发芯片在同步信号有效时停止时钟输出，在同步信号
6无效后，经过一第一延时时间后恢复时钟输出，将主备时钟相位对齐； 主备时钟相位对齐后，指示主时钟板和备时钟板执行主备切换。
进一步地，上述方法还可具有以下特点
所述第 一延时时间等于f,和A/之和，其中,,为时钟分发芯片从同步信号无 效到恢复时钟输出的固有延时，A/是为时钟分发芯片配置的延时，A/按下式 来确定
<formula>formula see original document page 7</formula>
其中
w为整数；^为主、备时钟周期；,2是主时钟板的时钟从主时钟板的时钟 分发芯片输出后，经主时钟板的逻辑芯片到达备时钟板的逻辑芯片的延时；^ 是备本时钟接收到同步指令，到输出同步信号的延时。
进一步地，上述方法还可具有以下特点
主备时钟相位对齐后，再等待一第二延时时间后，再指示主时钟板和备 时钟板执行主备切换，该第二延时时间应大于主、备时钟板上传递的其它信 号实现相位同步所需的时间。
进一步地，上述方法还可具有以下特点
所述预切换指令是主时钟板上的CPU发送的，在主备时钟相位对齐后， 指示主时钟板和备时钟板执行主备切换的过程包括
主时钟板上的CPU向主时钟板的逻辑芯片发送切换指令，主时钟板的逻 辑芯片收到该切换指令后进行主备切换，并向备时钟板的逻辑芯片发送切换 指令；备时钟板的逻辑芯片收到该切换指令后，进行主备切换。
进一步地，上述方法还可具有以下特点
所述主时钟板的逻辑芯片还对要发送的指令进行编码后再发送编码后指 令的数据，备时钟板的逻辑芯片用主时钟板发送的时钟采样主时钟板发送的 数据，解析后恢复出主时钟才议送的指令。
本方法的有益效果在于，实现了主备时钟切换，使得主备时钟单元因工作切换时可靠性可以得到保证；由于本发明的备用板时钟不用实时跟踪主用 板时钟的频率和相位，减少了资源的占用。
本发明所要解决的另一个技术问题是提供一种主备时钟切换的系统，切 换时相位和系统稳定，且主备板间连线简单，用于切换的器件少。
为了解决上述技术问题，本发明提供了一种主备时钟切换的系统，包括 互为主备的两块时钟板，每块时钟板均包括时钟分发芯片、逻辑芯片和同频 时钟源，其中
所述同频时钟源，用于作为时钟分发芯片产生时钟信号的参考源；
所述时钟分发芯片，用于分别跟踪本时钟板的同频时钟源，向本时钟板 的逻辑芯片提供时钟，在本时钟板的逻辑芯片发来的同步信号有效时停止时 钟输出，在时钟信号无效后，延迟一第一延时时间后再恢复输出时钟；
所述逻辑芯片，进一步包括
发送部分，用于向对端时钟板发送本时钟板的时钟和对本时钟板的指令 编码后生成的数据，其中在收到预切换指令后向对端时钟板发送同步指令；
接收部分，用于接收对端时钟板的时钟和数据，用收到的时钟釆样收到 的数据信号，解析后恢复出对端时钟板发来的指令，收到对端时钟板发来的 同步指令后向本时钟板的时钟分发芯片发送一脉沖形式的有效的同步信号。
进一步地，上述系统还可具有以下特点
所述第一延时时间等于^和A/之和，其中/,为时钟分发芯片从同步信号无 效到恢复时钟输出的固有延时，A/是为时钟分发芯片配置的延时，A/按下式 来确定
A+~+/3+A/ = "*厶
其中
w为整数；/,为主、备时钟周期；,2是主时钟板的时钟从主时钟板的时钟 分发芯片输出后，经主时钟板的逻辑芯片到达备时钟板的逻辑芯片的延时；f3 是备本时钟接收到同步指令，到输出同步信号的延时。
8进一步地，上述系统还可具有以下特点
所述每块时钟板上还包括CPU,该CPU向本时钟板的逻辑芯片发送所述 预切换指令后，等待一第二延时时间后再向本时钟板的逻辑芯片发送切换指 令，该第二延时时间应大于主、备时钟板上传递的其它信号实现相位同步所 需的时间。
进一步地，上述系统还可具有以下特点
所述逻辑芯片的发送部分还在收到切换指令后，执行主备切换并向对端 时钟板发送编码后的切换指令；
所述逻辑芯片的接收部分还在收到对端时钟板发来的切换指令后执行主 备切换。
进一步地，上述系统还可具有以下特点
所述互为备用的两块时钟板的逻辑芯片之间采用两对互传线连接， 一块 时钟板使用 一对线，每对线包含一根用于传输本时钟板时钟的信号线和一根 用于传输本时钟板数据的信号线。
本系统的有益效果在于，结构简单，实现了主备时钟相位对齐，使得时 钟单元因工作切换时相位和系统稳定、可靠性好；同时，适用本发明的系统 实现主备时钟切换时，备用板时钟不用实时跟踪主用板时钟的频率和相位， 减少了资源的占用。
图l是本发明实施例系统的结构示意图。
图2是图1中主备丰反之间互传时钟和数据的示意图。
图3是图1中主、备时钟板向对端时钟板传送时钟的路径的示意图。
图4是本发明实施例方法的流程图。
图5示出了时钟分发芯片同步与输出时钟的时间示意图。
图6示出了^延时对应的器件示意图。
图7示出了^延时对应的时序示意图。图8示出了现有技术中实现主备时钟相位对齐的系统。
具体实施例方式
下面结合附图，对本发明的具体实施方式
进行详细说明。
如图1所示，本实施例实现主备时钟切换的系统包括有主时钟板和备时 钟板，主时钟板和备时钟板上均有CPU、同频时钟源、时钟分发芯片和逻辑 芯片。本实施例的逻辑芯片用现场可编程门阵列才莫块(Field Programmable Gate Array,简称FPGA)实现，同频时钟源用高稳晶振实现。主时钟板和备时钟 板的时钟分别跟踪本时钟板的同频高稳晶振，使主备时钟输出频率基本一致。 主时钟板和备时钟板的逻辑芯片之间釆用两对互传线连接， 一块时钟板收发 使用 一对线，每对线包含一根用于传输本时钟板时钟的信号线和一根用于传 输本时钟板与时钟同步的数据的信号线。主备互传数据和时钟的时序示意图
如图2所示。主、备时钟板向对端传送时钟的路径如图3所示，为本板时 钟芯片—本板逻辑芯片—对板逻辑芯片。
每一时钟板上包括
CPU,用于在需要切换时，向本时钟板的逻辑芯片发送预切换指令和切 换指令，其中在发送预切换指令后，等待一第二延时时间后再发送切换指令， 该第二延时时间应大于主、备时钟板上传递的其它信号实现相位同步所需的 时间。
逻辑芯片，包括
发送部分，用于向对端时钟板发送本时钟板的时钟和对本时钟板的状态 信息和指令编码后生成的数据，其中在收到预切换指令后向对端时钟才反发送 编码后的同步指令，在收到切换指令后执行主备切换并向对端时钟板发送编 码后的切换指令；以及
接收部分，用于接收对端时钟板发来的时钟和数据，用收到的时钟采样 收到的数据信号并进行解析，恢复出对端时钟板发来的状态信息和指令，在 收到对端时钟板发来的同步指令后向时钟分发芯片发送一脉冲形式的有效的
10同步信号sync,在收到对端时钟板发来的切换指令后执行主备切换。
时钟分发芯片，用于分别跟踪本时钟板的同频时钟源，向逻辑芯片和系 统提供本时钟板的时钟，在收到逻辑芯片发来的同步信号有效时停止时钟输 出，在时钟信号无效后，延迟一第一延时时间后再恢复输出时钟。该延时时 间的计算详见流程中的说明。
同频时钟源，用于作为时钟分发芯片产生时钟信号的参考源。
本实施例系统在正常工作时，主、备时钟板的时钟芯片各自锁本时钟板 的同频时钟源，不需要主时钟和备时钟跟踪同一个参考源信号来满足同频的 要求。主备时钟切换时先利用系统的同步功能，使主备时钟在切换前相位同 步，然后再进行切换。
具体的切换流程如图4所示，包括以下步骤
步骤110，主时钟板的CPU向主时钟板的逻辑芯片发送预切换指令；
主时钟板发起切换的可能性有很多，例如CPU检测到主板输出时钟异 常，CPU就会对主板发起切换命令。
步骤120，主时钟板的逻辑芯片收到预切换指令后，向备时钟板的逻辑 芯片发送编码后的同步指令的数据；
步骤130,备时钟板的逻辑芯片用主时钟板的时钟对主时钟板的数据信 号进行釆样和解析，恢复出该同步指令后，向备时钟板的时钟分发芯片发送 同步信号；
步骤140，备时钟板的时钟分发芯片收到同步信号后，停止时钟输出， 在同步信号无效后，再经过一第一延时时间后恢复时钟输出，实现主备时钟 相位的对齐；
只要满足下式(l)，就可以将主备时钟相位对齐 A+W3+A/ = /7、 式(l)
其中 "为整数；
iit为主、备时钟周期；
A为时钟分发芯片从同步信号无效到恢复时钟输出的延时，该延时基本固 定。如图5所示，最上面的一路高频时钟是时钟芯片的压控振荡器(Voltage Controlled Oscillator,简称VCO)时钟，第二路时钟是VCO分频后的时钟， 第二路时钟下为同步信号sync。同步信号低电平有效，在同步信号为低电平
时，时钟芯片的输出被关断。同步信号变为高电平即变为无效时，时钟分发 芯片不是马上就会输出时钟，而要等一段固定的时间，这段时间是芯片所固 有的，计为^，图中是等于14到15个VCO分频后的周期加上1个VCO 输出周期。
/2是主、备板之间PCB走线的延时，即主时钟板的时钟从主时钟板的时 钟分发芯片输出后，经本时钟板的逻辑芯片到达备时钟板的逻辑芯片的延时， 计为^。
/3是逻辑芯片的延时，即备时钟板的逻辑芯片接收到同步指令后，进行 解析，到向备时钟板的时钟分发芯片输出同步信号的延时，计为^，这段延 时是逻辑芯片内部的固定延时，图6中是硬件的一个示意图，把逻辑芯片作 为一D触发器，该D触发器输入为主时钟板的时钟和数据，输出为同步信号。 图7示出了D触发器的工作时序图，数据只在时钟的上升沿改变状态，理想 的状态是A、 B两条虚线重合，但现实就会有一段延时^。
"是使式(l)成立而选择的一段延时时间，在软件初始化时钟分发芯片的 过程中可以加以配置。
这样，上述步骤140中提到的第一延时时间即等于上述逻辑芯片固有的 延时^和设置的延时A/，式(l)中考虑了主要的延时，可以达到精度的要求。
步骤150，主时钟板的CPU等待预设的一第二延时时间后，向本时钟板 的逻辑芯片发送切换指令，逻辑芯片收到该切换指令后进行主备切换，并向 对端时钟板发送编码后的切换指令；
主板和备板相位同步后，即可以进行主备切换，但由于对备板发起同步 指令会引起备板的时钟关断输出，时钟板可能M递某些频率的波形，所以 还要保证这些信号的相位同步。例如主备时钟板间还要传递10ms波，以及PP2S信号即脉宽为16个19.6608MHZ的方波。对备板发起同步指令会引起备板的时钟芯片时钟关断输出，因此在同步指令结束后必须要等备板PP2S同步主板PP2S后才能切换，可以将备板的10ms帧头和帧号与主板的同步，这样就可以使备板的PP2S同步于主板的PP2S。从同步指令结束到切换发起的时间最少要20ms，也就是说一次时钟切换花费的时间必须大于20ms。即上述第二延时时间要大于20ms。该第二延时时间是可选的。并且延时时间与需传递的信号有关，并不一定是20ms。
步骤160，备时钟板的逻辑芯片收到和解析出切换指令后，进行主备切换。
主时钟板切换为备时钟板后，不再输出网元所需定时信号，而备时钟板切换为主时钟板后，将输出网元所需的定时信号。
根据本发明，通过带有同步功能的时钟分发芯片对主备时钟相位进行对齐，可将主备 时钟板相位对齐的精度控制在lns量级。本发明的新颖之处在于不需要对备用时钟相位进行实时调整，只需在主备切换前调整一次即可。而且主用板和备用板各自锁本板上的同频高稳时钟晶体，主备板频率基本相同。本发明摒弃了传统的时钟主备切换方法，给时钟主备切换提供了新的思路。
本发明不需要对主备时钟进行相差判断、根据主备时钟相差值进行备时钟输出相位调整并使主备时钟相位对齐，不需要备板时钟实时跟踪主用板时钟的频率，因此不需要备板与主板之间有很长的时钟走线。
1权利要求
1、一种主备时钟切换的方法，应用于包括主时钟板和备时钟板的系统，该主时钟板和备时钟板的时钟分发芯片分别跟踪本时钟板的同频时钟源，并通过各自的逻辑芯片实现主备时钟和数据的互传，该方法包括要切换主备时钟时，向主时钟板的逻辑芯片发送预切换指令，主时钟板的逻辑芯片收到预切换指令后，向备时钟板的逻辑芯片发送同步指令；备时钟板的逻辑芯片收到该同步指令后，向备时钟板的时钟分发芯片发送一脉冲形式的有效的同步信号；备时钟板的时钟分发芯片在同步信号有效时停止时钟输出，在同步信号无效后，经过一第一延时时间后恢复时钟输出，将主备时钟相位对齐；主备时钟相位对齐后，指示主时钟板和备时钟板执行主备切换。
2、 如权利要求l所述的方法，其特征在于所述第 一延时时间等于和A/之和，其中,,为时钟分发芯片从同步信号无效到恢复时钟输出的固有延时，A/是为时钟分发芯片配置的延时，A/按下式来确定其中w为整数；〔为主、备时钟周期；/2是主时钟板的时钟从主时钟板的时钟分发芯片输出后，经主时钟板的逻辑芯片到达备时钟板的逻辑芯片的延时；/3是备本时钟_接收到同步指令，到输出同步信号的延时。
3、 如权利要求1所述的方法，其特征在于主备时钟相位对齐后，再等待一第二延时时间后，再指示主时钟板和备时钟板执行主备切换，该第二延时时间应大于主、备时钟板上传递的其它信号实现相位同步所需的时间。
4、 如权利要求1所述的方法，其特征在于所述预切换指令是主时钟板上的CPU发送的，在主备时钟相位对齐后，指示主时钟板和备时钟板执行主备切换的过程包括主时钟板上的CPU向主时钟板的逻辑芯片发送切换指令，主时钟板的逻辑芯片收到该切换指令后进行主备切换，并向备时钟板的逻辑芯片发送切换指令；备时钟板的逻辑芯片收到该切换指令后，进行主备切换。
5、 如权利要求l所述的方法，其特征在于所述主时钟板的逻辑芯片还对要发送的指令进行编码后再发送编码后指令的数据，备时钟板的逻辑芯片用主时钟板发送的时钟采样主时钟板发送的数据，解析后恢复出主时钟M送的指令。
6、 一种主备时钟切换的系统，包括互为主备的两块时钟板，每块时钟板均包括时钟分发芯片和逻辑芯片，其特征在于每块时钟板上还包括同频时钟源，其中所述同频时钟源，用于作为时钟分发芯片产生时钟信号的参考源；所述时钟分发芯片，用于分别跟踪本时钟板的同频时钟源，向本时钟板的逻辑芯片提供时钟，在本时钟板的逻辑芯片发来的同步信号有效时停止时钟输出，在时钟信号无效后，延迟一第一延时时间后再恢复输出时钟；所述逻辑芯片，进一步包括发送部分，用于向对端时钟板发送本时钟板的时钟和对本时钟板的指令编码后生成的数据，其中在收到预切换指令后向对端时钟板发送同步指令；接收部分，用于接收对端时钟板的时钟和数据，用收到的时钟釆样收到的数据信号，解析后恢复出对端时钟板发来的指令，收到对端时钟板发来的同步指令后向本时钟板的时钟分发芯片发送一脉沖形式的有效的同步信号。
7、 如权利要求6所述的系统，其特征在于所述第 一延时时间等于^和A/之和，其中A为时钟分发芯片从同步信号无效到恢复时钟输出的固有延时，A/是为时钟分发芯片配置的延时，A/按下式来确定<formula>formula see original document page 3</formula>其中w为整数；/,为主、备时钟周期；？2是主时钟板的时钟从主时钟板的时钟 分发芯片输出后，经主时钟板的逻辑芯片到达备时钟板的逻辑芯片的延时；/3 是备本时钟接收到同步指令，到输出同步信号的延时。
8、 如权利要求6或7所述的系统，其特征在于所述每块时钟板上还包括CPU，该CPU向本时钟板的逻辑芯片发送所述 预切换指令后，等待一第二延时时间后再向本时钟板的逻辑芯片发送切换指 令，该第二延时时间应大于主、备时钟板上传递的其它信号实现相位同步所 需的时间。
9、 如权利要求8所述的系统，其特征在于所述逻辑芯片的发送部分还在收到切换指令后，执行主备切换并向对端 时钟板发送编码后的切换指令；所述逻辑芯片的接收部分还在收到对端时钟板发来的切换指令后执行主 备切换。
10、 如权利要求6或7所述的系统，其特征在于所述互为备用的两块时钟板的逻辑芯片之间采用两对互传线连接， 一块 时钟板使用 一对线，每对线包含一根用于传输本时钟板时钟的信号线和一根 用于传输本时钟板数据的信号线。
全文摘要
一种主备时钟切换的方法，应用于包括主时钟板和备时钟板的系统，该主时钟板和备时钟板的时钟分发芯片分别跟踪本时钟板的同频时钟源，并通过各自的逻辑芯片实现主备时钟和数据的互传，要切换主备时钟时，向主时钟板的逻辑芯片发送预切换指令，主时钟板的逻辑芯片收到后，向备时钟板的逻辑芯片发送同步指令；备时钟板的逻辑芯片收到后，向备时钟板的时钟分发芯片发送一脉冲形式的有效的同步信号；备时钟板的时钟分发芯片在同步信号有效时停止时钟输出，在同步信号无效后，经过一第一延时时间后恢复时钟输出，将主备时钟相位对齐，然后指示主时钟板和备时钟板执行主备切换。本发明不会因切换而导致相位瞬变、系统不稳定和可靠性差，同时占用资源少。
文档编号H04L7/00GK101667906SQ20081014664
公开日2010年3月10日 申请日期2008年9月3日 优先权日2008年9月3日
发明者傅小明, 李宗安, 旺 柳 申请人:中兴通讯股份有限公司