基于ucps协议的验证系统的制作方法

专利名称：基于ucps协议的验证系统的制作方法
技术领域：
本发明涉及多媒体领域，特别是涉及一种UCPS协议(Unified ContentProtection System统一数字保护协议)的验证系统。
背景技术：
数字电视的主要特征在于节目制作、传输、接收以及存储的全数字化处理。内容丰 富多彩是数字电视发展的关键。数字电视在给用户带来高质量的音视频效果的同时，也进 一步加大了内容提供商对于数字化内容的担忧。内容提供商认为一旦把音视频内容数字 化，就更容易遭到未经授权的复制与贩售。事实上，不论是数字格式还是模拟格式，如何保 护音视频内容的著作权不受侵害，是电影与音乐业者获利与生存的首要问题。目前，由于内 容的非法使用，极大地影响了内容提供商的积极性和商业利益，亦影响到数字电视的发展。 为了解决此问题，国外采用了基于HDCP (High-bandwidth Digital Content Protection高 带宽数字内容保护规范)协议的传输方式。HDCP协议是用来保护在高频接口上的音视频内 容。从技术方面看，国际上著名的芯片、整机厂商已开展了相关工作，组成了联盟或自主开 发，形成了 一些数字电视内容保护的技术规范和产品，如ADI公司的AD9889、AD9398等一系 列带HDCP协议的HDMI (高清多媒体接口 )发射和接收芯片。 有鉴于此，在全国音视频标委会指导下成立UCPS标准组，形成行业技术标准。目 标是建立自主知识产权的数字电视统一 内容保护技术标准。 UCPS协议是我国提出的具有自主知识产权的数字保护协议，可以用于便携式多媒 体设备到高清DTV(数字电视)的各种多媒体设备上。UCPS协议基本思路是通过对数字音 视频设备各类物理接口的分析、比较国外技术规范等，针对HDMI、 DVI、 USB、1394、 CI以及 Displayport等接口建立统一内容保护技术框架，形成自主知识产权，构造完善的数字电视 内容保护体系。因此，针对UCPS协议的验证系统以至芯片产品开发是非常有经济价值的。

发明内容
本发明要解决的技术问题是提供一种基于UCPS协议的验证系统，能够在保证
UCPS协议算法速度的基础上，降低UCPS协议的发难度。 为解决上述技术问题，本发明的基于UCPS协议的验证系统包括 —FPGA (Field Programmeble Gate Array现场可编程门阵列)芯片，由FPGA的
可编程的硬件电路和运行在FPGA内部的软件ARM(高端精简指令集计算机)系统组成算法
系统，用于实现UCPS协议的各种算法； — HDMI接收芯片及与其连接的HDMI接口，HDMI接收芯片与FPGA芯片连接，用于 接收数字视音频信号，并将其传送给FPGA芯片； — HDMI发送芯片及与其连接的HDMI接口， HDMI发送芯片与FPGA芯片连接，将
FPGA芯片传送来的解密后的数字视音频信号经HDMI接口发送至DTV显示； — SRAM模块，与FPGA芯片连接，用于ARM应用程序缓存区，及加解密算法的数据缓存区，以解决FPGA容量不足的问题； — EEPR0M模块，与FPGA芯片连接，用于存储HDMI配置参数； —MCU配置模块，通过总线与HDMI芯片、FPGA芯片和HDMI发送芯片连接，用于配
置初始化HDMI接收芯片、HDMI发送芯片和FPGA芯片的状态信息； —第二 EEPROM模块，通过总线与HDMI芯片、FPGA芯片和HDMI发送芯片连接，用
于存放密钥和设备的扩展显示识别数据； 电源模块，为所述验证系统各模块提供电源。 由于本发明的基于UCPS协议的验证系统采用软硬件结合的方式实现数字电视统 一内容保护系统协议(UCPS协议)。由ARM系统实现顶层软件对各个算法的调度，运算量 大的算法则采用硬件实现。软硬件结合的方式在保证UCPS协议算法速度的基础上，降低了 UCPS协议开发难度，取得了很好的技术效果，测试结果证明本发明的验证系统完全可行。


下面结合附图与具体实施方式
对本发明作进一步详细的说明 图1是按照UCPS协议构成的完整传输系统示意图； 图2是本发明的基于UCPS协议的验证系统结构图； 图3是本发明的基于UCPS协议的验证系统原理框图； 图4是HDMI信号线布线要点； 图5是FPGA系统的算法结构图； 图6是ARM系统的程序流程图； 图7是经AD9389接收的Vsyn和Hsyn信号波形； 图8是经过UCPS加密但未解密的图像； 图9经过UCPS加密和解密后还原的图像。
具体实施例方式
UCPS协议是实现有保护需求的音视频数字内容在合法设备接口间的保密传输，实 现数字内容的相关控制信息在合法设备接口间传输的完整性，维护系统的完整性。
参见图1所示，在数字电视信号传输中，由UCPS协议来完成传输与接收的设备系 统的完整性。首先在两个设备互相被认证为合法设备后，音视频内容从设备A通过类型X的 A2接口经设备B的类型X的Bl接口发送到设备B。音视频内容从设备A的S单元出发，流 经设备A的识别管理单元，判断是否需要加密，随后流至设备A的A2接口 ，通过中间的传输 介质至设备B的Bl接口，由设备B的识别管理单元判断是否需要解密，最终到达设备B的 S单元。这样完成了按照UCPS协议实施音视频内容的传输。
UCPS协议内容包括 (1)设备认证包括设备与自身接口间的认证、两台设备间接口的认证以及两台 设备间的认证； (2)密钥传输包括受保护内容的保密传输及与该受保护内容相关的控制信息的 完整传输； (3)系统完整性维护包括证书吊销列表(CRL)的生成、验证及更新。
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由UCPS协议构成的保护系统可知，该系统需要一对加密和解密系统。相应的硬件系统设计由两块几乎完全相同的电路板加密发送板和解密接收板构成。相应的，本发明的基于UCPS协议的验证系统也由加密发送板和解密接收板构成，如图2所示。该验证系统接收由DVD的HDMI接口发送出来的数字音视频信号，经过验证系统的加密发送板加密后，由HDMI接口发送给验证系统的解密接收板，解密后由HDMI接口发送给DTV显示。该验证系统全部由数字电路组成，不含有模拟电路，既降低了系统设计难度，便于设计和开发，又保证了系统功能。 参见图3所示，在本发明的一实施例中所述验证系统由以下部分组成
—FPGA(现场可编程门阵列)芯片，在本实施例中选用XC3S5000型FPGA芯片，它是所述验证系统的信号处理核心单元，各种UCPS协议算法全部在该FPGA芯片内完成。
— HDMI接收芯片及与其连接的HDMI接口，HDMI接收芯片与FPGA芯片连接，用于接收数字视音频信号，并将其传送给FPGA芯片； — HDMI发送芯片及与其连接的HDMI接口， HDMI发送芯片与FPGA芯片连接，将FPGA芯片传送来的解密后的数字视音频信号经HDMI接口发送至DTV显示。
— SRAM模块，与FPGA芯片连接，用于ARM应用程序缓存区，及加解密算法的数据缓存区，以解决FPGA容量不足的问题。 — EEPROM模块，与FPGA芯片连接，用于存储HDMI配置参数。 — MCU配置模块，通过总线与HDMI芯片、FPGA芯片和HDMI发送芯片连接，用于配置初始化HDMI接收芯片、HDMI发送芯片和FPGA芯片的状态信息。 —第二 EEPROM模块，通过总线与HDMI芯片、FPGA芯片和HDMI发送芯片连接，用于存放密钥和设备的扩展显示识别数据(EDID)。
电源模块，为所述验证系统各模块提供电源。 在所述验证系统设计中，电源模块是系统设计不可缺少且至关重要的，系统的功耗也是系统设计的一个关键指标。选择电源时不仅考虑输入电压、输出电压和电流，还要仔细考虑系统总的功耗、电源的稳定性、电源实现的效率、电源部分对负载变化的瞬态响应能力、关键器件对电源波动的容忍范围以及相应的允许的电源纹波，以及散热问题等。在本发明所述的验证系统中一共需要5种电源5V，3. 3V，2. 5V，1.8V，1.2V。其中5V电源为系统的输入电源，其余的电源全部是由5V电源产生。3.3V为1/0接口电源和其他芯片的电源，1. 2V为FPGA的内核电源。3. 3V和1. 2V电源功率较大，都采用大功率DC-DC电源转换芯片，以提高电源效率，降低功耗和热量。 为方便系统调试过程中需要测试信号点，在本发明所述的验证系统中专门增加8个LED灯(在调试阶段用于验证FPGA是否正常工作；在验证系统正常工作期间用于指示系统运行的状态)和30个信号测试点。所述LED灯和信号测试点均接在FPGA的空余I/O接口或从FPGA的空余I/O接口引出。 由于HDMI接口可以实现热插拔，所以在系统设计时，考虑了系统的防静电抗插拔放电性能。在HDMI接口至HDMI主控芯片(即接收和发送芯片)之间增加了防静电措施(在HDMI接收接头至HDMI接收芯片之间增加了防静电保护芯片CM2021，在HDMI发送芯片至HDMI发送接头之间增加了防静电保护芯片CM2020)，这样可以保证系统在工作过程中不会因为插拔接头而破坏系统的稳定性，增强系统的抗干扰性。
在所述验证系统中，HDMI传输速度可高达4G，对于HDMI主控芯片的4对差分线的布线需要认真考虑。首先确保这4对差分线的传输阻抗保持在50欧姆左右，同时差分对传输线在布线时绝对不能出现过孔(过孔是指设计电路板时，一根信号线需要在两个铜层布线时，需通过打个过孔实现不同铜层之间同一根信号的连续性)情况，若有过孔必然导致传输线的动态阻抗无法保证，其后果是导致高频辐射严重，传输带宽下降，甚至整个系统无法正常运行。图4为验证系统的HDMI接口与AD9381芯片(AD9381芯片为HDMI接收芯片)之间的差分传输线的布线，由于时钟(clock)差分线无法实现按顺序布线，需绕半圈实现无孔布线，其它3对数据(data)差分线均可按顺序布线。 FPGA需要接收24位并行数据，这些数据频率将会高达165M，这样高速的单端信号，需要考虑信号的传输动态反射特性，以保证信号传输的质量。在本发明的验证系统中采用了三种方式来确保信号性能 (1)在信号源端端接了 22 56欧姆电阻，通过电路设计仿真软件通过仿真方法确定了端接电阻的阻值为33欧姆。信号源端指HDMI接收芯片经解密后的数据信号。
(2)信号传输线尽可能短，同时信号线宽保持一致，线长保持基本等长，保证传输的阻抗。
(3)在高速信号线区域内保持地层的完整性，保证信号传输完整性。 FPGA作为信号处理核心单元，直接关键到系统设计的成败。而FPGA应用设计一个
关键因素就是对FPGA的电源配置，其中滤波电容的使用又是电源性能的重要指标。因此，
在本发明中对FPGA的每种电源的滤波电容都需要分布O. 1uF、10uF以及47uF等三种，其中
47uF电容应尽量靠近FPGA背面布置，并尽可能做到每个芯片的电源管脚都配置一个O. luF
电容，以保证电源的供电性能，确保FPGA能正常运行。UCPS协议的所有算法都是在FPGA内部实现。这些算法包括 (A)软件完成ECVP(椭圆曲线验证算法)数字验证和ECSP(椭圆曲线签名算法)
数字签名； (B)软件完成HMAC-256 (256位散列报文确认)杂凑算法；
(C)硬件实现AES (高级加密算法)和流加解密算法。
其中ECVP数字验证和ECSP数字签名算法包括[OO56] (a)软件完成SHA-1 (安全哈希算法)算法； (b)软硬件结合方式完成基于ECC(椭圆曲线密码系统)的标量乘法；
(c)硬件实现大数模乘算法；[OO59] (d)硬件实现模逆算法；
(e)硬件实现随机数产生算法。 而HMAC-256杂凑算法中，则包括了由软件实现的SHA-256算法。 上面所述算法由FPGA的硬件电路和运行在FPGA内部的软件ARM系统实现。FPGA
的算法系统结构框图如图5所示。 软件ARM系统作为算法系统的顶层，是所述算法系统的调度控制器，完成所有硬件算法的协作与调度；硬件电路作为算法系统的底层；两者之间通过32位数据总线和32位地址总线进行通讯。 在软件ARM系统中，由C代码对各个算法进行调度。采用软件层面解决算法模块的调度问题可以避免由FPGA的硬件调度而出现非常复杂的状态机，降低开发调试难度。在软件ARM系统中，需要运行的算法有HMAC-256杂凑算法、ECVP数字验证和ECSP数字签名以及SHA-1算法(在图5中"点乘"和"倍点"是"标量乘"的子算法，"标量乘"与"ECVP和ECSP"之间进行数据交互)。由可编程的硬件电路实现的算法有大数模乘算法、模逆算法函数、随机数产生算法、AES(128位)以及流加密算法。基于ECC的标量乘法由软件ARM系统和可编程的硬件电路结合实现。软件ARM系统通过32位总线读写方式，修改可编程的硬件电路的寄存器表，调用算法执行。
所述可编程的硬件电路包括 —Register File (寄存器文件)芯片，通过总线与软件ARM系统通讯，以调用大
数模乘函数模块、模逆函数模块，随机数发生函数模块，安全传输模块。 大数模乘函数模块，与Register File芯片连接，实现大数模乘算法。 模逆函数模块，与Register File芯片连接，实现模逆算法。 随机数发生函数模块，与Register File芯片连接，实现随机数产生算法。 安全传输模块，与Register File芯片连接，实现AES (128位)以及流加密算法。
所述安全传输模块的输入端与M匿I接收芯片连接输入视频、音频、时钟和控制信号，其输
出端与M匿I发送芯片连接输出视频、音频、时钟和控制信号。 在软件ARM系统中C代码程序的控制流程如图6所示，具体过程是 步骤1、ARM上电所有芯片解除复位，进入正常待机状态； 步骤2、配置函数配置HDMI接收与发送芯片； 步骤3、初始化初始化UCPS协议传输寄存器，接收与发送端开始同步； 步骤4、进行UCPS协议认证，如果协议认证没有通过则重新认证，否则执行第五
止少。
步骤5、进行数据传输对音视频流传输端进行加密，接收端进行解密。 验证系统平台分别由验证系统、DVD(数字式激光视盘)、DTV(数字电视)构成。
PC通过RS232分别与验证系统中的加密板和解密板通讯，以控制验证系统并能获得当前验
证系统的运行状态。通过示波器可以测试验证系统的信号性能。图7为示波器检测到的由
AD9389接收的FPGA出来的Vsyn和Hsyn信号。从图7可以看出信号质量还是非常好的，边
沿很陡，且信号峰值小，过度过程短。可以看出所设计的系统在信号传输性能方面是满足硬
件设计需求的。 在信号满足要求的情况下，开始测试UCPS协议，将DVD发送出来的固定的视频信号在DTV上显示。图8为经过UCPS加密后未解密的图像，图9是经过UCPS加密后又解密还原出来的图像。对比这2幅图像可知，只经过加密而未解密的图象是杂乱无章的，根本无法识别，而图9则非常清晰，还原了 DVD图像。 测试结果表明本发明的基于UCPS协议的验证系统能够正确实现UCPS协议算法，为实现芯片级提供了很好的前端设计，同时为国产数字电视行业的发展起到重要作用，也具备好的市场前景。 以上结合具体实施例对本发明进行了详细的说明，这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可作出许多变形和改进，这些也应属于本发明的保护范围。
权利要求
一种基于UCPS协议的验证系统，其特征在于，包括一FPGA芯片，由FPGA的可编程的硬件电路和运行在FPGA内部的软件ARM系统组成算法系统，用于实现UCPS协议的各种算法；一HDMI接收芯片及与其连接的HDMI接口，HDMI接收芯片与FPGA芯片连接，用于接收数字视音频信号，并将其传送给FPGA芯片；一HDMI发送芯片及与其连接的HDMI接口，HDMI发送芯片与FPGA芯片连接，将FPGA芯片传送来的解密后的数字视音频信号经HDMI接口发送至DTV显示；一SRAM模块，与FPGA芯片连接，用于缓存ARM应用程序及加解密算法的数据缓存区；一EEPROM模块，与FPGA芯片连接，用于存储HDMI配置参数；一MCU配置模块，通过总线与HDMI芯片、FPGA芯片和HDMI发送芯片连接，用于配置初始化HDMI接收芯片、HDMI发送芯片和FPGA芯片的状态信息；一第二EEPROM模块，通过总线与HDMI芯片、FPGA芯片和HDMI发送芯片连接，用于存放密钥和设备的扩展显示识别数据；电源模块，为所述验证系统各模块提供电源。
2. 如权利要求1所述的基于UCPS协议的验证系统，其特征在于所述电源包括5V， 3. 3V，2. 5V，1.8V，1.2V;其中5V电源为系统的输入电源，其余的电源全部由5V电源产生； 3. 3V电源为I/O接口电源和其他芯片的电源，1.2V为FPGA的内核电源。
3. 如权利要求1所述的基于UCPS协议的验证系统，其特征在于所述的验证系统中设 有8个LED灯和30个信号测试点；8个LED灯在调试阶段用于验证FPGA是否正常工作，在 验证系统正常工作期间用于指示系统运行的状态；所述LED灯和信号测试点均接在FPGA的 I/O接口或从FPGAI/O接口引出。
4. 如权利要求1所述的基于UCPS协议的验证系统，其特征在于所述HDMI接收芯片 和HDMI发送芯片分别具有4对差分信号线，该差分信号线的传输阻抗为50欧姆。
5. 如权利要求1所述的基于UCPS协议的验证系统，其特征在于所述验证系统的信号 源端端接22 56欧姆电阻。
6. 如权利要求1所述的基于UCPS协议的验证系统，其特征在于为FPGA供电的每种电 源设有0. 1 F、 10 F禾P 47 F三种滤波电容，每个芯片的电源管脚都配置一个0. 1 F滤 波电容。
7. 如权利要求1所述的基于UCPS协议的验证系统，其特征在于所述软件ARM系统作为算法系统的顶层，是所述算法系统的调度控制器，完成所有硬 件算法的协作与调度；硬件电路作为算法系统的底层；两者之间通过32位数据总线和32 位地址总线进行通讯；由软件ARM系统实现的算法包括HMAC-256杂凑算法、ECVP数字验证和ECSP数字签 名以及SHA-l算法；HMAC-256杂凑算法中，包括了由软件实现的SHA-256算法；在软件ARM 系统中，由C代码对各个算法进行调度；由可编程的硬件电路实现的算法有大数模乘算法、模逆算法函数、随机数产生算法、 AES以及流加密算法；基于ECC的标量乘法由软件ARM系统和可编程的硬件电路结合实现； 软件ARM系统通过32位总线读写方式，修改可编程的硬件电路的寄存器表，调用算法执行。
8. 如权利要求1或7所述的基于UCPS协议的验证系统，其特征在于 所述可编程的硬件电路包括一 Register File芯片，通过总线与软件ARM系统通讯，以调用大数模乘函数模块、模逆函数模块，随机数发生函数模块，安全传输模块；大数模乘函数模块，与Register File芯片连接，实现大数模乘算法； 模逆函数模块，与Register File芯片连接，实现模逆算法； 随机数发生函数模块，与Register File芯片连接，实现随机数产生算法； 安全传输模块，与Register File芯片连接，实现AES以及流加密算法；所述安全传输模块的输入端与M匿I接收芯片连接输入视频、音频、时钟和控制信号，其输出端与M匿I发送芯片连接输出视频、音频、时钟和控制信号。
9. 如权利要求7所述的基于UCPS协议的验证系统，其特征在于所述C代码的控制各种算法的具体过程是ARM上电；配置函数；初始化；进行UCPS协议认证；进行数据传输。
全文摘要
本发明公开了一种基于UCPS协议的验证系统，包括FPGA芯片，用于实现UCPS协议的各种算法；与FPGA芯片连接的HDMI接收芯片、HDMI发送芯片、SRAM模块和EEPROM模块；通过总线与HDMI芯片、FPGA芯片和HDMI发送芯片连接的MCU配置模块和第二EEPROM模块；以及电源模块。本发明能够在保证UCPS协议算法速度的基础上，降低UCPS协议的开发难度。
文档编号H04N17/00GK101771663SQ20081020823
公开日2010年7月7日 申请日期2008年12月29日 优先权日2008年12月29日
发明者袁世强, 黄宴委 申请人:上海华虹集成电路有限责任公司