提供共享像素直门架构的方法和设备的制作方法

专利名称：提供共享像素直门架构的方法和设备的制作方法
技术领域：
本文所描述的实施例大体上涉及成像装置，且更具体来说，涉及用于在成像装置中增加每一像素的光敏区域和填充因数的方法和设备。
背景技术：
固态成像装置(包括电荷耦合装置(CXD)、互补金属氧化物半导体(CMOS)成像装 置及其它)已用于光成像应用中。固态成像装置电路包括焦平面像素阵列作为图像传感 器，每一像素包括光传感器，光传感器可为光门、光导体、光电二极管或具有用于累积光生 电荷的经掺杂区的其它光传感器。对于CMOS成像装置，每一像素具有形成于衬底上或衬底 中的电荷存储区，其连接到作为读出电路的一部分的输出晶体管的栅极。可将电荷存储区 构造为浮动扩散区。在一些CMOS成像装置中，每一像素可进一步包括至少一个例如晶体 管等电子装置，其用于将电荷从光传感器转移到存储区；以及一个也通常为晶体管的装置， 其用于将存储区复位到预定电荷电平。在CMOS成像装置中，像素的作用元件执行以下必要功能(1)光子到电荷转换； (2)图像电荷的累积；(3)将存储区复位到已知状态；(4)电荷到存储区的转移；(5)用于读 出的像素的选择；以及(6)表示像素电荷的信号的输出和放大。光电荷可在其从初始电荷 累积区移动到存储区时被放大。通常通过源极跟随器输出晶体管而将存储区处的电荷转换 为像素输出电压。如(例如)转让给美光科技股份有限公司(Micron Technology, Inc)的第 6，140，630号美国专利、第6，376，868号美国专利、第6，310，366号美国专利、第6，326，652 号美国专利、第6，204，524号美国专利以及第6，333，205号美国专利中所论述，通常已知上 文所论述类型的CMOS成像装置。图1中展示典型的四晶体管(4T)CM0S图像传感器像素100。像素100包括光传感 器102(例如，光电二极管、光门，等等)、转移门104、浮动扩散区FD、复位晶体管106、源极 跟随器晶体管110以及行选择晶体管112。当转移门104由转移控制信号TX激活时，光传 感器102通过转移门104连接到浮动扩散区FD。复位晶体管106连接于浮动扩散区FD与电压供应线206之间。复位控制信号RST 用以激活复位晶体管106，所述复位晶体管106将浮动扩散区FD复位到电压供应线206电 平，如此项技术中已知。源极跟随器晶体管110连接到浮动扩散区FD且连接于电压供应线206与行选择 晶体管112之间。源极跟随器晶体管110将浮动扩散区FD处所存储的电荷转换为电输出 电压信号V0UT。行选择晶体管112可由行选择信号ROW控制以用于将源极跟随器晶体管 110及其输出电压信号VOUT选择性地连接到像素阵列的列线。为了俘获具有较大分辨率的图像同时还维持小图像传感器，需要设计具有大量相 对较小像素的图像传感器。然而，随着像素变小，无法使负责读出像素信号的许多晶体管 (例如，图1中的晶体管106、110和112)变小且所述晶体管开始占据分配给每一像素100的大部分空间。因此，光传感器102变得较小，同时像素区域的更大部分由像素晶体管使用，使得像素100的填充因数(其为光敏的像素的百分比)减小。随着光传感器尺寸和像素 填充因数缩小，在每一像素内转换为信号的光量也减少。另一问题涉及用以传送信号(例 如，控制信号)以用于像素的各种晶体管之间的读出电路的金属布线层。随着使像素变得 较小，这些金属布线层(其位于像素上方的金属层中)变得更妨碍将原本到达光传感器102 的光。因此，需要一种允许具有较高填充因数的较小像素的像素架构。


图1为常规四晶体管像素的示意图。图2A为四路共享像素块的俯视布局。图2B为图2A所示的四路共享像素块的电示意图。图3A为根据本文所描述实施例的四个四路共享直门像素块的俯视布局。图3B为根据本文所描述实施例的四路共享直门像素块的俯视布局。图4A为根据本文所描述实施例的四路共享直门像素块的示意图。图4B为根据本文所描述实施例的模拟处理电路的图式。图5为对应于图3A的四像素块的时序图。图6A为根据本文所描述实施例所构造的芯片上系统成像装置的框图。图6B说明用于图6A装置中的传感器核心的实例。图7展示根据本文所描述实施例的并入有至少一个成像装置的系统。
具体实施例方式在以下详细描述中，参看形成其一部分的附图，且在附图中借助于说明来展示可 实践的特定实施例。充分详细地描述这些实施例以使所属领域的技术人员能够制作和使用 这些实施例，且应理解，可对所揭示的特定实施例做出结构、逻辑或程序改变。术语“半导体衬底”和“衬底”应被理解为包括任何基于半导体的结构。半导体结 构应被理解为包括硅、绝缘体上硅(SOI)、蓝宝石上硅(SOS)、硅-锗、经掺杂和未经掺杂半 导体、由基础半导体底座支撑的外延硅层以及其它半导体结构。当在以下描述中参考衬底 时，可能已利用先前处理步骤以在基础半导体或底座中或者在基础半导体或底座上方形成 区或结。如本文所使用的术语“像素”指代含有用于将光子转换为电信号的至少一光传感 器的光元件单位单元。为了说明目的，本文中说明且描述单个代表性四路共享像素块；然 而，阵列中通常包括多个相似像素和块。因此，不应以限制意义来看待以下详细描述。本文 所描述的实施例提供一种像素阵列架构和一种制造像素阵列架构的方法，其中像素共享读 出电路以增加每一像素中的填充因数。在以下描述中，为了方便起见而相对于CMOS成像装置来描述实施例；然而，所述 实施例对其它成像装置的其它像素具有较广的适用性。另外，每一像素的光传感器可经实 施为钉扎光电二极管、p-n结光电二极管、肖特基(Schottky)光电二极管、光门或任何其它 适当光转换装置。为了减小成像装置内的像素尺寸，此项技术中已知的一种技术为在像素集合之间共享读出电路。举例来说，在被称为四路共享像素架构的架构中，四个光传感器102可各自具有相关联的转移门104，但所有四个像素均共享单个复位晶体管106、源极跟随器晶体管 110以及行选择晶体管112。图2A说明根据四路共享像素架构的像素阵列550的俯视部 分。在阵列550中，像素归因于共享读出架构的位置和布置而贯穿整个阵列具有非均勻间 距，且光传感器也具有不规则形状。如所说明，像素阵列550具有以四个像素的集合布置的多个像素，每一像素具有 相应的光传感器501、502、503、504。共享读出电路的每一像素集合(例如，含有光传感器 501、502、503、504的像素集合)在本文中被称为像素块。所说明的像素块具有在图2A中由 虚线区域710所展示的共享架构。共享架构包括位于第一对光传感器501、503与第二对光 传感器502、504之间的区域内的线性延伸干线。图2B中展示图2A像素块的电示意图。每一像素具有转移门505、506、507、508。如图所示，转移门505、506、507、508的 至少一部分相对于光传感器501、502、503、504成一角度。转移门505、506、507、508在一行 中的两个邻近像素当中被共享。举例来说，同一行中的列邻近像素光传感器501和521各 自共享转移门505，且同一行中的列邻近像素503和523共享转移门507。具有相关联的光 传感器501、521的两个所说明像素共享转移门505，然而，它们不共享浮动扩散区或读出电 路。而是，此设计具有两个行邻近像素，所述两个行邻近像素具有共享第一浮动扩散区510 的光传感器501、502，以及共享第二浮动扩散区520的两个行邻近光传感器503、504。两个 浮动扩散区510、520彼此电连接且经由形成于像素阵列550的表面上方的第一金属化层而 电连接到相关联的电容器518的一个电极。每一电容器518在另一侧处连接到从电压供应 线206接收电源电压的触点。—个复位晶体管栅极512用于复位浮动扩散区510、520及相关联电容器518两者 处的电荷。在复位栅极512的一侧的是能够从电压供应线206接收供应电压的源极/漏极 区513。具有相关联的光传感器501、502、503、504的四个像素共享共用读出电路，所述共用 读出电路包括具有栅极514的源极跟随器晶体管和具有栅极516的行选择晶体管。四个像 素还共享电容器518，电容器518可增加两个相关联的浮动扩散区510、520的存储容量。如上文所描述，与使用较小像素相关联的显著问题在于用于读出像素信号的电 路与像素的光敏区域相比占据较多空间。为了减小由读出电路所使用的空间，实施例合并 来自若干像素的电路，从而减少每一像素中的组件的数目且因此增加每一像素的填充因 数。另外，实施例使用“直门”转移门来增加较小像素的读出速度和对称性。图3A和图3B中展示实施例的俯视布局。图3A展示四个四路共享像素块200的 俯视布局。如图3A所示，每一四路共享像素块200可含有四个光传感器102以及其间所共 享的一组读出电路105。一些元件可在像素块之间被共享，例如转移门104。图3B展示在像素阵列的第η行中且含有四个光传感器102Α、102Β、102C、102D的 像素块200的俯视布局。每一光传感器102A、102B、102C、102D分别经由个别转移门104A、 104B、104C、104D而连接到同一浮动扩散区FD。在像素块200上方的是像素阵列的第(n_l) 行中的两个光传感器152、154。在像素块200下方的是像素阵列的第(n+1)行中的两个光 传感器151、153。像素块200外部的这些光传感器151、152、153、154可在所说明的像素块 200上方和下方的其它像素块200内。为了说明的目的，未展示这些像素块。类似地，展示 其它像素块的晶体管206、210、212、306、310、312以演示实施例的一种布局。为了说明的目的而未展示这些晶体管206、210、212、306、310、312所属的像素块。如图所示，每一转移门104A、104B、104C、104D可与另一像素块中的另一光传感器 (151、152、153和154)共享。图3B所说明的实施例允许转移门104A、104B、104C、104D在 同一列中的邻近光传感器之间被共享。举例来说，光传感器102A和151共享转移门104A。 类似地，光传感器102B和152共享转移门104B，光传感器102C和153共享转移门104C，且 光传感器102D禾口 154共享转移门104D。每一个别转移门104A、104B、104C禾口 104D由相应 的转移控制信号(TXA、TXB、TXC、TXD)控制。不同于图2A、图2B的设计，转移门104A、104B、104C、104D未相对于其相应光传感器102A、102B、102C、102D成角度。而是，转移门104A、104B、104C、104D为直门晶体管，从而 沿着相关联的光传感器102A、102B、102C、102D的整个边缘而延伸。每一转移门104A、104B、 104C、104D为直线的，其具有一长度和宽度。转移门104A、104B、104C、104D的长度和宽度可 依据像素块200的特定目的而变化。较宽或较长的转移门104A、104B、104C、104D允许转移 门104A、104B、104C、104D与光传感器102A、102B、102C、102D和/或浮动扩散区FD之间的 较多重叠。与其它四路共享架构相比，较大重叠允许较多电荷从光传感器102A、102B、102C、 102D转移到浮动扩散区FD且使用较少时间。这又减少总滞后时间且增加像素块200的帧 速率。转移门104A、104B、104C、104D经对准以使得其长度在与像素列相同的方向上定向。浮动扩散区FD连接到复位晶体管106和源极跟随器晶体管110。复位晶体管106 由载运RST控制信号的信号线(图4A)控制以使用电压供应线(图4A中的206)来复位浮 动扩散区FD。也连接到电压供应线(图4A中的206)的源极跟随器晶体管110将存储于 浮动扩散区FD上的电荷转换为模拟信号。浮动扩散区FD上的电荷通常将为图像信号电荷 (在转移门104A、104B、104C、104D已被激活以允许来自光传感器102A、102B、102C、102D的 电荷到达浮动扩散区FD之后)或复位电荷(在复位晶体管106已被激活以使用图4A中的 电压供应线206来复位浮动扩散区FD之后)。两种电荷对于确定正确光传感器信号都是必 要的，光传感器信号是根据已知相关双重取样方法而依据复位电压与信号电压之间的差来 计算的。下文在与图4A、图4B和图5相关联的论述中详述所述过程。模拟信号接着传递通 过行选择晶体管112(由图4A中的行选择信号ROW (η)控制)且沿着列读出线308向下传 递作为输出电压信号VOUT以用于进一步处理。每次一行地读出像素阵列，其以ROW(O)开始且进行到ROW(N-I)，其中N为像素阵 列中像素块200的行的数目。像素阵列的一行中的每一像素块200具有响应于用于其行的 RST信号的复位晶体管106、206、306。像素阵列的第η行中的像素块200 (图3Β)含有响 应于与第η行中的邻近像素块中的复位晶体管206相同的RST(η)信号的复位晶体管106。 类似地，像素块200含有响应于与含有行选择晶体管212的邻近像素块相同的行选择信号 ROW (η)的行选择晶体管112。与第(η-1)行中的光传感器152、154 (在像素块200上方) 相关联的复位晶体管306和行选择晶体管312是响应于不同的行选择信号ROW (η-1)和复 位信号RST(n-l)。第(n+1)行中的光传感器151、153 (在像素块200下方)可与响应于不 同的行选择信号ROW(n+1)和复位信号RST(η+l)的晶体管相关联。所有所说明的光传感器 102A到102D、151到154是在不同时间沿着单个列读出线308而被读出作为信号VOUT(下 文参看图5而描述读出程序)。在图3B的实施例中，对于像素块200的每一列(S卩，对于光 传感器102A到102DU51到154的每两列)存在一列读出线308。
所揭示技术的一个优点在于与图2A和2B的单独(但经电连接)的浮动扩散区 510,520相反，所有四个光传感器102A、102B、102C、102D共享共用浮动扩散区FD。图3B中 的单个浮动扩散区FD仅需要到源极跟随器晶体管112的单个触点，而多个浮动扩散区510、 520需要两个。通过使用到源极跟随器晶体管112的单个触点，图3A和图3B的实施例需要 较少金属布线。此金属布线位于光传感器(即，图3B中的光传感器102A到102D)上方的 层中，且通常阻碍或偏转将原本被接收且转换为电荷的一些光。在图3A和图3B的实施例 中，较多光到达光传感器(图3B中的光传感器102A到102D)且被转换为可用电荷，从而增 加每一像素块200的敏感性。光传感器102A到102D易受影响而在集成周期期间和之后泄漏一些 所累积的电 荷。此泄漏电荷可导致电串扰，其中电荷累积于不同像素中，从而在所述像素中产生假象高 电荷。通过增加围绕每一光传感器102A到102D、151到154的可用空间，图3B的实施例还 可包括连接到这些组件(例如，光传感器104A到104D)的接地触点以改善图像均勻性。在 无像素内接地触点的情况下，每一像素仅通过像素阵列的边缘处的接地触点而接地，所述 接地触点提供较弱接地且产生图像均勻性问题。添加像素内接地触点增加了图像均勻性， 从而同样地对每一像素提供强接地。浮动扩散区FD与源极跟随器晶体管112之间的触点为另一电荷泄漏源，从而减小 像素块200的敏感性且潜在地产生与附近像素块200的电串扰。通过使用单个触点，此泄 漏得以减小。另外，减少到浮动扩散区FD的金属连接减小了其电容，这增加像素块200的 转换增益。转换增益是由像素块200所产生的电压(作为输出信号V0UT)相对于浮动扩散 区FD中所累积的电荷的量。较高转换率是合乎需要的，因为其增加像素块200的敏感性。 所揭示技术的另一优点在于直门转移门104A到104D在比图2A和图2B的转移门大的区 域上重叠其相关联的光传感器102A到102D。因为每一转移门104A到104D具有较大重叠 区，所以电荷从光传感器102A到102D的转移快速地发生。图4A为图3B的实施例的示意图。另外，图4B为用以处置对来自图4A的电路部 分的输出信号VOUT的取样和模拟处理的电路的示意图。复位取样电路301和信号取样电 路302分别存储响应于SHR和SHS信号的VOUT信号(来自图4A)的值。通过差分放大器 303来相减由复位取样电路301和信号取样电路302所保持的值。将所得信号经由输出线 304供应到其它电路以用于放大、数字化和其它处理。在图4A和图4B中，已指定所有控制 信号以对应于图5所示的时序图。下文结合图5而论述这些元件的操作。图5展示在读出循环期间像素块200 (图3A、图3B、图4A和图4B)和读出取样与 保持电路的实例操作的时序图。在图像已被暴露到含有像素块200的图像传感器之后，读 出循环在激活ROW (η)信号时开始。ROW (η)对于像素块200贯穿整个读出过程而保持激活 (在图5中，所有信号在被激活时描绘为高)。在时间tl期间，RST(n)信号被激活，其允许 电荷从电压供应线206 (图4A)流动以复位浮动扩散区FD的电荷。此电荷通过源极跟随器 晶体管110(图3B和图4A)而转换为电压VRST，且作为信号VOUT而传递通过行选择晶体管 112(图3B和图4A)。在时间t2处，RST (η)被减活以将浮动扩散区FD从电压供应线206断 开。还在时间t2处，SHR被激活，其允许复位取样电路301取样且保持VOUT (在此情况下 为VRST)的值。在时间t2之后，复位取样电路301正保持表示浮动扩散区FD上在其被复 位之后的电荷的电压(VRST)。
在时间t3期间，TXB被激活，其允许转移门104B (图3B)将光传感器102B (图3B) 上所累积的电荷转移到浮动扩散区FD。所述电荷通过源极跟随器晶体管110(图3B)而转 换为电压VSIG，且传递通过行选择晶体管112(图3B)。在时间t4期间，TXB被减活且信号 SHS被激活，从而允许信号取样电路302 (图4B)取样且保持由浮动扩散区FD (图3B)上的 电荷所产生的电压。信号取样电路302 (图4B)与复位取样电路301 (图4B)中的电压之间 的差表示从恰好在时间tl之前到时间t2到达光传感器102A(图3B)的光的量，因此所述 两个电压被供应到差分放大器303 (图4B)，差分放大器303将其相减以在线304 (图4B) 上产生模拟信号。线304上的模拟信号由其它组件接收以用于进一步处理，例如模/数转 换、色彩校正、缺陷校正以及许多其它操作。在时间t5到t8期间，重复以上过程(代替使 用TXB来控制转移门104B，使用TXD来控制转移门104D)以读出光传感器102D的值。时间 t9到tl2表示用于第三光传感器102A的相同过程(使用TXA来控制转移门104A)，且tl3 到tl6表示用于第四光传感器102C的读出过程(使用TXC来控制转移门104C)。在第η行 中的所有像素均被读出之后，针对第(η+1)行中的像素执行所述过程(使用RST(η+1)来代 替RST (η)且使用ROW (η+1)来代替ROW (η))，且如此针对每一行执行所述过程，直到所有行 均已被读出为止。图6Α说明根据实施例所构造的示范性芯片上系统(SOC)成像装置900的框图。成 像装置900包含与图像流处理器910通信的传感器核心805，图像流处理器910还连接到 输出接口 930。锁相回路(PLL)844用作传感器核心805的时钟。负责图像和色彩处理的 图像流处理器910包括内插线缓冲器912、抽选器线缓冲器914以及色彩管线920。色彩处 理器管线920的功能之一是执行像素处理操作，例如，根据所揭示实施例的暗电流补偿。色 彩管线920尤其包括统计引擎922。输出接口 930包括输出先进先出(FIFO)并行输出932 和串行移动产业处理接口(MIPI)输出934。用户可通过设定芯片内的寄存器而选择串行输 出或并行输出。内部寄存器总线940将只读存储器(ROM) 942、微控制器944和静态随机存 取存储器(SRAM) 946连接到传感器核心805、图像流处理器910和输出接口 930。图6B说明图6A成像装置900中所使用的传感器核心805。传感器核心805包括 成像传感器802，成像传感器802通过绿红/绿蓝通道804和红/蓝通道806而连接到模拟 处理电路808。尽管仅说明两个通道804、806，但实际上存在两个绿通道、一个红通道和一 个蓝通道(总共四个通道)。绿红(即，绿1)和绿蓝(即，绿2)信号是在不同时间被读出 (使用通道804)，且红及蓝信号是在不同时间被读出(使用通道806)。模拟处理电路808 将经处理的绿红/绿蓝信号G1/G2输出到第一模/数转换器(ADC) 814且将经处理的红/ 蓝信号R/B输出到第二模/数转换器816。两个模/数转换器814、816的输出被发送到数 字处理器830。连接到成像传感器802或作为成像传感器802的一部分的是由定时与控制电路 840所控制的行解码器811和列解码器809以及行驱动器电路812和列驱动器电路810。定 时与控制电路840使用控制寄存器842来确定如何控制成像传感器802和其它组件，例如， 控制成像传感器802的操作模式(例如，全局复位模式或电子卷动快门)。如上文所陈述， PLL 844用作核心805中的组件的时钟。成像传感器802包含以预定数目的列和行布置的多个像素电路。在操作中，成像 传感器802中的每一行的像素电路通过行选择线而全部同时接通，且每一列的像素电路通过列选择线而选择性地输出到列输出线上。针对整个成像传感器802提供多个行线和列线。行线由行驱动器电路812响应于行地址解码器811而选择性地激活，且列选择线由列 驱动器810响应于列地址解码器809而选择性地激活。因此，针对每一像素电路提供行和 列地址。定时与控制电路840控制地址解码器811、809以用于选择适当行线和列线以用于 像素读出，且控制行驱动器电路812和列驱动器电路810，所述两个驱动器电路将驱动电压 施加到选定行线和列线的驱动晶体管。每一列在模拟处理电路808中含有取样电容器和开关，其针对选定像素电路读取 像素复位信号VRST和像素图像信号VSIG。在一些实施例中，模拟处理电路808含有信号 取样电路301、复位取样电路302和差分放大器303。因为核心805使用绿红/绿蓝通道 804和单独的红/蓝通道806，所以电路808将具有用以存储绿红、绿蓝、红及蓝像素信号的 VRST和VSIG信号的容量。由电路808中所含有的差分放大器针对每一像素产生差分信号 (VRST-VSIG)。因此，信号G1/G2和R/B是接着由相应模/数转换器814、816数字化的差分 信号。模/数转换器814、816将经数字化的G1/G2、R/B像素信号供应到数字处理器830， 所述数字处理器830形成数字图像输出(例如，10位数字输出)。数字处理器830执行像 素处理操作。输出被发送到图像流处理器910 (图6A)。尽管已参考与CMOS成像传感器一起使用来描述传感器核心805，但这仅为可使用 的一个实例传感器核心。本发明的实施例也可与具有不同读出架构的其它传感器核心一起 使用。尽管成像装置900 (图6A)已被展示为芯片上系统，但应了解，实施例并非如此受限 制。可根据实施例来使用耦合到单独信号处理芯片的其它成像装置(例如，独立传感器核 心805)。另外，来自成像传感器802(图6B)的成像、光学黑和系接像素数据可从10位数据 输出(图6B)输出且被存储和补偿于别处，例如，在如相对于图7所描述的系统中或在独立 图像处理系统中。图7展示典型系统600，例如相机。系统600为具有可包括成像装置900的数字 电路的系统的实例。在无限制性的情况下，此系统可包括计算机系统、相机系统(例如，数 码照相机、数码单透镜反光相机或数码摄像机)、扫描仪、机器视觉、车辆导航系统、视频电 话、监督系统、自动聚焦系统、星体追踪器系统、运动检测系统、图像稳定化系统以及采用成 像装置900的其它系统。系统600 (例如，相机系统)包括透镜680，透镜680用于在快门释放按钮682被按 压时将图像聚焦于成像装置900上。系统600通常包含中央处理单元(CPU) 610 (例如，微处 理器)，其控制相机功能和图像流，且经由总线660与输入/输出(I/O)装置640通信。成 像装置900还经由总线660与CPU 610通信。系统600还包括随机存取存储器(RAM) 620， 且可包括可装卸存储器650 (例如，快闪存储器)，其也经由总线660与CPU 610通信。在单 个集成电路(例如，芯片上系统)上或在不同于CPU 610的芯片上具有或不具有存储器存 储装置的情况下，成像装置900可与CPU 610组合。如上文所描述，来自成像传感器802 (图 6B)的未经补偿数据可从成像装置900输出且存储于(例如)随机存取存储器620或CPU 610 中。尽管已结合此时已知的优选实施例而详细地描述实施例，但应容易理解，所主张 的本发明不限于所揭示的实施例。而是，所述实施例可经修改以并入有至此未描述的任何 数目的变化、更改、取代或等效布置。举例来说，尽管结合CMOS成像传感器而描述实施例，但所述实施例可以其它类型的成像传感器来实践。另外，举例来说，可使用三个或五个通道或任何数目的色彩通道而非四个，且其可包含额外或不同于绿红、红、蓝和绿蓝的色彩/通 道，例如，青、品红、黄(CMY)；青、品红、黄、黑(CMYK)；或红、绿、蓝、靛青(RGBI)。
权利要求
一种像素阵列，其包含多个像素块，其被组织成行和列，每一块包含第一、第二、第三和第四像素，每一像素具有用于产生光电荷的相应光传感器；共用存储节点，其由所述第一、第二、第三和第四像素共享且用于存储所述所产生的光电荷；共享读出电路，其连接到所述共用存储节点；以及第一、第二、第三和第四直线转移门，其用于将光电荷从相关联像素选择性地转移到所述共用存储节点；其中所述转移门中的每一者重叠其相关联像素中的所述光传感器的边缘。
2.根据权利要求1所述的像素阵列，其中所述转移门中的每一者平行于其所重叠的所 述边缘而定向。
3.根据权利要求1所述的像素阵列，其进一步包含用于复位所述共用存储节点处所存 储的所述电荷的复位晶体管。
4.根据权利要求1所述的像素阵列，其中所述共享读出电路包括具有连接到所述共用 存储节点的栅极的共用源极跟随器晶体管和用于门控所述源极跟随器晶体管的输出的共 用行选择晶体管中的至少一者。
5.根据权利要求1所述的像素阵列，其中所述第一、第二、第三和第四像素中的两者为 所述阵列的一行中的两个邻近像素。
6.根据权利要求4所述的像素阵列，其中所述第一、第二、第三和第四像素中的两者为 所述阵列的一列中的邻近像素。
7.根据权利要求1所述的像素阵列，其中所述共享读出电路位于作用区中，所述作用 区位于第一与第二对光传感器之间。
8.根据权利要求1所述的像素阵列，其中所述第一转移门进一步连接到所述像素块外 部的光传感器且将光电荷从所述像素块外部的所述光传感器转移到第二共用存储节点。
9.一种成像器，其包含多个像素块，其被组织成行和列，每一块包含 第一、第二、第三和第四光传感器，其用于响应于光而产生光电荷； 共用存储节点，其由所述第一、第二、第三和第四光传感器共享； 第一、第二、第三和第四转移门，其用于将光电荷从所述第一、第二、第三和第四光传感 器中的相应一者转移到所述共用存储节点；共用复位晶体管，其用于复位所述共用存储节点处的所述电荷；以及 读出电路，其包含用于产生至少一个信号的至少一个共用晶体管，所述至少一个信号 表示所述共用存储节点处所存储的电荷的量，所述读出电路的至少一部分位于所述第一、 第二、第三和第四光传感器之间的作用区中；其中所述转移门中的每一者重叠其第一相关联像素的边缘和第二相关联像素的边缘。
10.根据权利要求9所述的成像器，其中所述第二相关联像素位于与所述第一相关联 像素相同的列中。
11.根据权利要求9所述的成像器，其中所述第一、第二、第三或第四光传感器各自包含光电二极管。
12.—种成像系统，其包含 像素阵列，其包含多个像素块，其被组织成行和列，每一块包含第一、第二、第三和第四像素，每一像素具有用于产生光电荷的相应光传感器； 共用存储节点，其由所述第一、第二、第三和第四像素共享且用于存储所述所产生的光 电荷；共享读出电路，其连接到所述共用存储节点；以及第一、第二、第三和第四转移门，其用于将光电荷从所述第一、第二、第三和第四光传感 器中的相应一者转移到所述共用存储节点； 其中每一光传感器连接到接地触点；其中所述转移门中的每一者重叠其相关联像素中的所述光传感器的整个边缘和所述 共用存储节点；且其中所述转移门中的每一者重叠邻近像素块中的光传感器和第二像素块中的第二共 用存储节点。
13.根据权利要求12所述的成像系统，其中每一光传感器为PNP型光电二极管，且每一 光电二极管的N区被电接地。
14.根据权利要求12所述的成像系统，其中所述成像系统包含数码照相机。
15.根据权利要求12所述的成像系统，其中所述成像系统包含数码单透镜反光相机。
16.根据权利要求12所述的成像系统，其中所述成像系统包含数码摄像机。
17.—种制造集成电路的方法，其包含在衬底上形成以多个行和多个列布置的像素阵列， 在所述衬底上形成多个电荷存储节点， 在所述衬底上形成多个转移门，其中每一转移门经定向以使得其长度平行于一像素列，且其中每一转移门重叠一列中的至少两个像素的边缘且重叠至少两个电荷存储节点。
全文摘要
本发明提供一种像素阵列(550)，其具有以四个像素的集合布置的多个像素，每一像素具有相应的光传感器(501、502、503、504)。每一像素集合共享读出电路(710)；所述读出电路(710)包括位于第一对光传感器(501、503)与第二对光传感器(502、504)之间的区域内的线性延伸干线。每一像素具有转移门(505、506、507、508)，所述转移门(505、506、507、508)的至少一部分相对于所述光传感器(501、502、503、504)成一角度。所述转移门(505)、(506、507、508)在一行中的两个邻近像素当中被共享。此读出电路布局增加了像素填充因数。
文档编号H04N5/3745GK101809744SQ200880109578
公开日2010年8月18日 申请日期2008年8月12日 优先权日2007年8月17日
发明者尹治平, 范晓峰 申请人:普廷数码影像控股公司