对编码器输出缓存器使用线性存储模型的装置和方法

专利名称：对编码器输出缓存器使用线性存储模型的装置和方法
对编码器输出缓存器使用线性存储模型的装置和方法根据35U. S. C. § 119的优先权要求本专利申请要求2007年12月5日提交、且已被转让给本发明受让人并因而被 明确援引纳入于此的题为 “LINEAR MEMORY MODEL FOR THE UMBFLDCH ENCODER OUTPUT BUFFERS(用于UMB FLDCH编码器输出缓存器的线性存储模型)”的临时申请No. 60/992，463 的优先权。背景领域本公开一般涉及对编码器输出缓存器使用线性存储模型的装置和方法，尤其涉及 在处置扩展帧传输的控制信道编码器输出缓存器中利用线性或顺序存储模型来降低编码 器输出存储设计的复杂度。背景在一些无线通信系统中，将在无线网络上传送的媒体接入控制(MAC)层分组首先 被分拆成子分组。子分组被馈送到编码器中以被编码、交织和重复。每个子分组的输出比 特流——被称为码字可比该子分组至多长5倍。码字随后通过重复(若必要的话)在多次 混合自动重复请求(HARQ)传输上被传送。HARQ传输一般被分隔开一时间长度。例如，在 HARQ8中，码字每8帧传送一次。对于所传送的每一帧，整个码字的仅部分比特被传送。在常规设计中，整个经编码的码字或操作被存储在编码器存储器或缓存器中。这 种设计要求总存储器至少是所有传入MAC分组的长度总和的5倍。例如，在超移动宽带 (UMB)系统的前向链路专用信道(FLDCH)传输中，假设最差情形的数目(例如，对所有瓦片 (128个)为最高分组格式、4层、以及8帧的HARQ交织深度)，常规设计需要约25M比特的 片上存储器。在用以减小存储器大小的提议方案中，整个码字不作存储，而是再次运行编码器 以重新生成整个码字并仅仅节省特定HARQ帧传输所需的比特。因此，即使编码器为所有 HARQ传输进行再运行，也不增加编码器的峰值每秒百万条指令(MIPS)预算，且可灵活处置 任意数目的HARQ传输。编码器的输出被多路复用器(mux)引擎用来涂抹(paint)信道资源，诸如举例而 言FLDCH资源。编码器将总是为每个子分组提供足够的比特。然而，在FLDCH资源的部分 被一些其他信道所占用的情形下，mux引擎可能未使用为子分组所提供的所有比特。为了 处置这些情形，为每个子分组维护一组比特流状态变量。具体而言，比特流状态变量可由编 码器在第一帧(即，HARQ帧)传输开始时初始化，并随后在每一传输结束时由mux引擎进 行更新。在编码用于每一传输的数据时，编码器使用这些变量来定位每个子分组的码字中 要被写入到存储器的那部分。Mux引擎对状态变量的维护简化了编码器设计，因为其无需与 FLDCH资源交叠的任何其他信道的知识(例如，CQI、信标等)。注意，以上设计中的编码器总是作用于针对下一帧所调度的操作或指派，而mux 引擎作用于当前帧。因此，在指派或操作跨毗连帧扩展的情形下，诸如在扩展帧传输中，(经 扩展或延长的帧)，编码器将没有来自mux引擎的最新状态变量信息。在这种情形下，编码器可基于对比特流状态变量的某些最差情形数目的假设来配置，并为每个子分组提供一些 额外比特。当mux引擎到达下一帧时，比特流状态变量将被更新并被用于选择仅恰适的比 特。在UMB FLDCH扩展帧传输的特定示例中，一个FLDCH指派将传送一行3帧。常规编 码器设计被配置成生成3帧的经编码比特并将它们保存在编码器输出存储器或缓存器中。 然而，此方案导致来自不同指派或操作的经编码比特具有不同的寿命。例如，来自非扩展传 输指派或操作的经编码比特将持续仅一帧，而来自扩展传输指派的经编码比特将持续两帧 或两帧以上。存储在存储器中的比特的寿命的不同导致编码器输出存储器的设计和操作的 极大复杂化。因此，一种编码器输出存储器或缓存器设计降低复杂度同时仍能提供高效编 码器操作。概述根据一方面，公开了一种用在无线通信系统中的方法。该方法包括将使得由编码 器编码N个顺序帧的编码器操作划分为各自被指定用于单个帧传输的N个编码器操作。此 外，该方法包括在编码器输出缓存器中顺序地缓存N个编码器操作中的每个操作的比特， 其中这N个编码器操作中的经缓存编码器操作的比特从编码器输出缓存器被读出到多路 复用器引擎，而这N个编码器操作中的下一编码器操作的比特正被存储到编码器输出缓存 器中。根据另一方面，公开了一种用在无线通信系统中的收发机。该收发机包括编码器 输出缓存器、多路复用器引擎、以及编码器。编码器被配置成将使得由编码器编码N个顺序 帧的编码器操作划分为各自被指定用于单个帧传输的N个编码器操作。另外，编码器被配 置成在编码器输出缓存器中顺序地缓存N个编码器操作的比特，其中这N个编码器操作中 的经缓存编码器操作的比特从编码器输出缓存器被读出到多路复用器引擎，而这N个编码 器操作中的下一编码器操作的比特正被存储到编码器输出缓存器中。根据又一方面，公开了用在无线通信系统中的一种装置，该装置包括处理器。该处 理器被配置成将使得由编码器编码N个顺序帧的编码器操作划分为各自被指定用于单个 帧传输的N个编码器操作。此外，该处理器被配置成在编码器输出缓存器中顺序地缓存N 个编码器操作中的每个操作的比特，其中这N个编码器操作中的经缓存编码器操作的比特 从编码器输出缓存器被读出到多路复用器引擎，而这N个编码器操作中的下一编码器操作 的比特正被存储到编码器输出缓存器中；以及存储器被耦合于处理器以用于存储数据。根据再一方面，公开了一种用于无线通信系统中的设备，该设备包括用于将使得 由编码器编码N个顺序帧的编码器操作划分为各自被指定用于单个帧传输的N个编码器操 作的装置。该设备还包括用于在编码器输出缓存器中顺序地缓存N个编码器操作中的每个 操作的比特的装置，其中这N个编码器操作中的经缓存编码器操作的比特从编码器输出缓 存器被读出到多路复用器引擎，而这N个编码器操作中的下一编码器操作的比特正被存储 到编码器输出缓存器中。根据另一方面，公开了一种包括计算机可读介质的计算机程序产品。该计算机可 读介质包括用于使计算机将使得由编码器编码N个顺序帧的编码器操作划分为各自被指 定用于单个帧传输的N个编码器操作的代码。该计算机可读介质还包括用于使计算机在编 码器输出缓存器中顺序地缓存N个编码器操作中的每个操作的比特的代码，其中这N个编
7码器操作中的经缓存编码器操作的比特从编码器输出缓存器被读出到多路复用器引擎，而 这N个编码器操作中的下一编码器操作的比特正被存储到编码器输出缓存器中。附图简述

图1解说了可在其中利用本公开的装置和方法的多址无线通信系统。图2解说了可在其中利用本公开的装置和方法的发射机系统或接入点(AP)和接 收机系统或接入终端(AT)的示例性框图。图3解说了可在其中采用本装置和方法的收发机的示例性框图。图4解说了用在图3的收发机中的缓存器配置的示例性框图配置。图5解说了图3的收发机进行的帧编码、帧缓存、以及多路复用的时间线。图6解说了根据本公开的在无线通信系统中所用的用于编码和顺序缓存数据的 方法的流程图。图7解说了根据本公开的具有用于编码和缓存数据的装置的另一收发机的框图。详细描述首先注意，本文中描述的技术可用于各种无线通信网络，诸如码分多址(CDMA) 网络、时分多址(TDMA)网络、频分多址(FDMA)网络、正交FDMA(OFDMA)网络、单载波 FDMA(SC-FDMA)网络等。术语“网络”和“系统”常被可互换地使用。CDMA网络可实现诸如 通用地面无线电接入(UTRA)、cdma2000等无线电技术。UTRA包括宽带CDMA(W-CDMA)和 低码片率(LCR)。cdma2000涵盖IS-2000、IS-95和IS-856标准。TDMA网络可实现诸如 全球移动通信系统(GSM)等无线电技术。OFDMA网络可实现诸如演进UTRA(E-UTRA)、IEEE 802. IUIEEE 802. 16、IEEE 802. 20、Flash-OFDM 等无线电技术。UTRA、E-UTRA 和 GSM 是 通用移动电信系统(UMTS)的部分。长期演进(LTE)是即将发布的使用E-UTRA的UMTS版 本。UTRA、E-UTRA、GSM、UMTS和LTE在来自名为“第三代伙伴项目”(3GPP)的组织的文献中 描述。cdma2000在来自名为“第三代合作伙伴项目2”(3GPP2)的组织的文献中有记载，并 可包括诸如超移动宽带(UMB)等改进。这些各色无线电技术和标准是本领域公知的。为了 清楚起见，以下针对UMB或LTE来描述这些技术的某些方面，并且在以下描述的很大部分中 使用UMB和LTE术语。利用单载波调制和频域均衡的单载波频分多址(SC-FDMA)是一种技术。SC-FDMA 具有与OFDMA系统相近的性能以及本质上相同的总体复杂度。SC-FDMA信号因其固有的 单载波结构而具有较低的峰均功率比(PAPR)。SC-FDMA已引起极大的注意，尤其是在较低 PAPR在发射功率效率的意义上将极大地裨益移动终端的上行链路通信中。它目前是3GPP 长期演进(LTE)或演进UTRA中的上行链路多址方案中的工作设想。参照图1，解说了可在其中采用本公开的装置和方法的示例性多址无线通信系统。 接入点IOO(AP)包括多个天线群，一群包括104和106，另一群包括108和110，而再一群包 括112和114。在图1中，每个天线群仅示出了两个天线，然而，每个天线群可利用更多或 更少的天线。接入终端Iie(AT)与天线112和114正处于通信，其中天线112和114在前 向链路(FL) 120上向接入终端116发射信息，并在反向链路(RL) 118上接收来自接入终端 116的信息。接入终端122与天线106和108正处于通信，其中天线106和108在前向链路 126上向接入终端122发射信息，并在反向链路124上接收来自接入终端122的信息。在 FDD系统中，通信链路118、120、124和126可使用不同频率进行通信。例如，前向链路120可使用与反向链路118所使用的频率不同的频率。接入点可以是用于与诸终端通信的固定站，并且也可以被称为接入点、B节点、或 其他某个术语。接入终端也可被称为接入终端、用户装备(UE)、无线通信设备、终端、接入终 端、或其他某个术语。图2是多输入多输出(MIMO)系统200的示例的框图，其仅作为可在其中利用本方 法和装置的无线系统的一个示例。系统200包括发射机系统210 (亦被称为接入点)和接 收机系统250 (亦被称为接入终端)。在发射机系统210处，数个数据流的话务数据从数据 源212被提供给发射(TX)数据处理器214。在一个方面中，每一数据流在各自的发射天线上被发射。TX数据处理器214基于 为每个数据流选择的特定编码方案来格式化、编码、和交织该数据流的话务数据以提供经 编码数据。可使用OFDM技术将每个数据流的经编码数据与导频数据进行复用。导频数据通 常是以已知方式处理的已知数据码型，并且可在接收机系统处被用来估计信道响应。每 一数据流的经复用的导频和经编码数据随后基于为该数据流选择的特定调制方案(例如 BPSK、QPSK、M-PSK或M-QAM)被调制(即，码元映射)以提供调制码元。每个数据流的数据 率、编码、和调制可由处理器230执行的指令来决定。所有数据流的调制码元随后被提供给TX MIMO处理器220，后者可进一步处理这 些调制码元(例如，针对OFDM)。TX ΜΙΜΟ处理器220随后向NT个发射机(TMTR) 222a到 222t提供NT个调制码元流。在某些实施例中，TXMIMO处理器220向这些数据流的码元并 向从其发射该码元的天线应用波束成形权重。每个发射机222接收并处理各自的码元流以提供一个或更多个模拟信号，并进一 步调理(例如，放大、滤波、和上变频)这些模拟信号以提供适于在MIMO信道上传输的经调 制信号。来自发射机222a到222t的NT个经调制信号随后分别从NT个天线224a到224t 被发射。在接收机系统250处，所发射的经调制信号被NR个天线252a到252r所接收，并 且从每个天线252接收到的信号被提供给各自的接收机(RCVR) 254a到254r。每个接收机 254调理(例如，滤波、放大、及下变频)各自的收到信号，数字化该经调理的信号以提供样 本，并且进一步处理这些样本以提供相对应的“收到”码元流。RX数据处理器260随后从NR个接收机254接收这NR个收到码元流并基于特定接 收机处理技术对其进行处理以提供NT个“检出”码元流。RX数据处理器260然后解调、解 交织、以及解码每个检出码元流以恢复该数据流的话务数据。RX数据处理器260所执行的 处理与发射机系统210处由TX MIMO处理器220和TX数据处理器214所执行的处理互补。处理器270周期性地确定要使用哪个预编码矩阵(以下讨论)。处理器270编制 包括矩阵索引部分和秩值部分的反向链路消息。该反向链路消息可包括涉及通信链路和/或收到数据流的各种类型的信息。反向 链路消息随后由还从数据源236接收数个数据流的话务数据的TX数据处理器238处理，由 调制器280调制，由发射机254a到254r调理，并被回传给发射机系统210。 在发射机系统210处，来自接收机系统250的经调制信号被天线224所接收，由接 收机222调理，由解调器240解调，并由RX数据处理器242处理以提取接收机系统250所发射的反向链路消息。处理器230随后可确定要使用哪个预编码矩阵来确定波束成形权重， 然后处理所提取的消息。图3解说了可在其中采用本装置和方法的收发机300的示例。收发机300可在一 个方面被实现为接入点，诸如图2中的发射机210。具体而言，图3仅解说了收发机300的 发射机部分，因为本装置和方法与编码器操作有关。收发机300包括可由数字信号处理器 (DSP)或任何其他合适的处理器设备实现的作业处理单元302。单元302处理和组织将由 收发机300传送的数据并将比特流输出到编码器304。所示的作业处理单元302在一个方 面可被配置用于组织UMB系统的FLDCH数据。在LTE系统的另一示例中，处理单元302可 被配置成处理和组织物理下行链路共享信道(PDSCH)。编码器304使用诸如卷积或turbo编码(仅作为示例)等任何数目的已知编码方 案来编码比特流数据。在一方面，编码器304可被配置成生成和输出仅足够用于下一帧传 输的经编码比特，而不是用于诸如扩展帧传输等特定指派的全部经编码比特。注意，帧为设 定数目的比特，且帧也可包含数个指派。如所提及的，对于委托两个或两个以上的顺序帧上 的传输(诸如UMB系统中的FLDCH扩展帧传输)的指派或编码器操作，编码器304可被配 置成将包括数目N个顺序帧的编码器作业(即，扩展帧传输，其中N为2或更大，或者多帧) 划分成等于数目N个顺序帧的相等数目的N个编码器操作。这些编码器操作中的每一个被 输出到编码器输出缓存器或存储器306供单个帧传输。扩展帧传输的这种划分消除了缓存 器306中具有不同寿命的指派或编码器操作(例如，一些指派持续一帧而扩展帧传输指派 持续一帧以上)。当从编码器304输出的经编码比特流被缓存在编码器输出缓存器306中时，仅输 出足够用于单个帧传输的经编码比特。在一方面，输出缓存器306根据线性存储模型来配 置，其中经编码帧的经编码比特被顺序地缓存或存储在缓存器306中。在特定示例中，输出 缓存器306可根据用于编码器输出存储器的乒乓线性缓存存储模型来配置，因为线性存储 模型是高MIPS且存储效率高。乒乓线性缓存模型意味着经编码比特将顺序地占据编码器 输出缓存器。作为输出缓存器306可如何根据线性乒乓缓存模型来配置的一个示例，图4解说 缓存器306的一个示例性框图配置。根据乒乓缓存模型组织的缓存器306包括两个在组织 上分开的缓存器402和404，其也被标记为编码器输出缓存器0和编码器输出缓存器1。通 过利用两个分开的缓存器，乒乓线性缓存模型允许从一个缓存器向多路复用器输出与另一 缓存器中的编码器处理和存储相交叠。即，一个缓存器中的数据正被读出到多路复用器，而 下一数据集被读进另一缓存器。如在缓存器402和404中可看到的，对应一帧可存储数个 不同指派或操作的各种经编码比特，其中缓存器402和404中的每一个合成地存储用于单 个传输帧的经编码比特。这些操作或指派中的每一个可包括不同数目的比特，作为示例，如 缓存器402的缓存器条目406、408和410的不同框大小所示。关于具有多帧扩展传输指派的编码器作业或操作的缓存——如之前关于缓存器 306的线性存储模型所讨论的，来自不同指派或编码器操作的经编码比特在缓存器中应具 有相同寿命。相应地，本公开的编码器304被配置成将具有数目N个扩展帧的多帧编码器 操作划分或分解成数目N个分开的操作。例如，在经由三帧的多帧扩展传输的编码器操作 中，该操作将被划分为各自为一帧传输的三个编码器作业或操作。相应地，编码器304将
10所划分出的N个编码器作业的第一个作业中所编码的第一批比特存储到编码器输出缓存 器0(402)中，如缓存器条目410所示。此条目410被示为用于N帧的原始扩展帧传输操作 “3”，该操作已被划分为数目N个分开的编码器操作，其在条目410中的比特是所划分出的 N帧中的第一帧(图4中被描述为扩展帧0)的经编码比特。继对数目N个分开编码器操作中的第一个操作进行编码并存储在缓存器402中之 后，该数目N个分开编码器操作中的下一个操作随后在通过多路复用器交织之前被编码或 缓存。继续以上示例，原始操作“3”的该下一编码器操作产生被存储在编码器输出缓存器 1(404)中的经编码比特，如图4中条目412所示并被记为扩展帧1。注意，条目410和412 的大小被示为相同，这意味着数目N个分开编码器操作中的每一个操作实施近似相同数目 的经编码比特的编码。然而在一方面，对N帧的原始MAC层指派或操作的划分是基于分配给 该指派或操作的正交频分复用(OFDM)频调的数目。因此，划分可通过将用于扩展帧传输的 所有数目的所分配OFDM频调划分成每帧近似相等数目的所分配频调来完成。因此，缓存器 402和404的条目410和412的示例中所分别存储的经编码比特的数目将大小近似相等。再次参照图3，收发机设备300还包括多路复用器(本文称之为MUX引擎)308，其 用于交织从编码器输出缓存器306读出的经编码数据。经编码和交织的数据被递送至根据 任何合适的调制方案工作的调制器310以便经由天线312进行无线RF传输。注意，MUX引擎308被配置成在帧结束时更新经编码比特计数或比特流状态。比 特流的这种上下文状态被发送到编码器304以允许编码器知晓那些被交织和输出以供传 输的比特的状态。对于扩展帧传输，由于编码器304将在帧结束前运行编码操作，所以编码 器304将没有来自MUX引擎308的最新状态变量信息。在这种情形下，编码器被配置成对 比特流状态假定一些最差情形数目，并为原始扩展帧传输操作的每一个所划分帧提供一些 额外比特。到MUX引擎308到达数目N个编码器操作中的下一帧时，比特流状态变量将已 被编码器304所接收和更新，并被用来选择仅用于下一帧的恰适比特。注意，生成的这些额 外比特将不会增加编码器输出缓存器大小，对于其中扩展帧传输仅针对UMB中的低分组格 式的实现尤其如此。作为示例，本公开的方法和装置还适用于LTE系统中诸如调制和编码 方案(MCS)下的低分组格式。作为编码器304、输出缓存器306、以及MUX引擎308之间交互的时基的解说，图5 解说了帧编码、帧缓存、和多路复用的时间线。如所解说的，编码器304如箭头502所示的 被初始化以开始对帧的编码；本示例中即为帧0并用附图标记504来标示。在初始化时，编 码器初始化状态节点，并复制状态节点信息(即，比特流状态变量)。编码器304将经编码 比特输出到缓存器306的一部分(例如，编码器输出缓存器402)进行存储。在时间tl，所 存储的帧504被读出到MUX引擎308并执行对经编码比特的交织。在其间MUX引擎正处理 来自缓存器306的经编码比特的时间段期间，编码器304如箭头506所指示的完成了对第 一帧(帧0 504)的比特的编码和存储。此时，编码器304将开始编码下一帧的比特，该下 一帧在本示例中被称为帧1并用附图标记508标示。编码器304将没有来自MUX引擎308 的最新比特流状态信息，因为引擎308还没有终止其对帧0的处理，该终止由时间t2标示。 相应地，编码器306被配置成为后续帧的编码假定对比特流状态的保守估计；即编码器306 假定极少码元被多路复用掉用于先前的帧0(504)。可在经验或随意的基础上或基于特定通 信系统被设置为一合适数目的此保守估计将因此导致生成比下一帧(即，帧1(508))所肯定需要的更多的比特。在时间t2，MUX引擎308将完成多路复用帧0，并随后将经更新的比特流状态信息 复制到子分组中以供传输，如箭头510所指示。另外在此时，MUX引擎308可将经更新的比 特流状态信息传达给编码器304以用在对下一编码器操作的编码中。此外，在时间t2，MUX 引擎308将开始从变为活跃队列的缓存器306的另一部分(即，编码器输出缓存器1 (404)) 读出经编码比特。任何扩展帧指派或操作要求MUX引擎308内部地更新比特流状态以使得 这N个顺序帧中的下一帧与该扩展帧传输作业适当相符，并由MUX引擎308选择相应恰适 的比特。此操作由箭头512指示。如本领域技术人员可认识到的，图5的时间线根据需要 针对包括扩展帧传输的所有子分组或帧继续重复所述操作。图6解说了无线通信系统中所用的用于基于线性存储模型来编码和缓存数据的 方法600的流程图。作为示例，方法600可通过图3中所解说的收发机设备300的各种组 件以及图1或2中所解说的发射机来实现。方法600始于将要由编码器编码的具有数目N个顺序帧的编码器操作划分成各自 包括单个帧传输的N个编码器操作，如框602所示。框602的过程可由编码器304、DSP或 其他合适的处理器、或它们的组合来实现。在于框602中划分编码器操作之后，流程行进至 框604。这里，N个编码器操作中每个操作的经编码比特被顺序地缓存在编码器输出缓存器 中。即，所划分出的数目N个编码器操作中的每个操作被顺序缓存到缓存器306中，其中这 N个操作中的第一个操作被编码到线性建模缓存器306的一部分中(例如，第一部分402)， 这N个编码器操作中的下一操作被缓存在缓存器306中(例如，第二部分404)，这N个编码 器操作中的再下一操作被缓存在缓存器306中(例如，现在为空的第一部分402，因为来自 第一编码器操作的比特已被MUX引擎408所读出)，依此类推。如框604中进一步所示的，这N个编码器操作中经缓存编码器操作的比特从缓存 器被读出到多路复用器引擎，而这N个编码器操作中的下一编码器操作的比特正被存储到 编码器输出缓存器中。此操作的一个示例是先前讨论的乒乓线性缓存模型。注意，作为示 例，框604的过程可由图3中所解说的编码器304、缓存器306、以及MUX引擎308来实施。 或者，框604的过程的各部分可由诸如DSP或任何其他合适的处理器等处理器结合存储代 码或处理器指令的存储器来实施。用以实现方法600的过程的其他处理器和存储器的示例 由图3中的替换性处理器314和存储器316示出。方法600还可包括在虚线框606中示出的又一过程，因为这些过程对于方法600 的最宽泛实现的实践而言并不是必需的。如框606所示，方法600还可包括在多路复用器 引擎多路复用N个编码器操作中的一个编码器操作之后基于这一个编码器操作的经编码 比特来更新比特流状态。因此，如先前讨论的，当MUX引擎408已完成多路复用编码器操作 时，比特流状态基于多路复用器408所用的比特被更新。同时要注意，虽然未明确说明，框 606的过程固有地涉及MUX引擎的多路复用操作的执行。在更新比特流状态之后，还是如 框606中所示的，使用经更新的比特流状态从N个编码器操作中的顺序下一操作为多路复 用器引擎选择恰适比特。图7解说了用在无线通信系统中的收发机设备700的框图，收发机设备700包括 可被用于编码操作和对从编码操作产生的比特进行线性缓存的装置702。装置702包括用 于将具有要由编码器编码的N个顺序帧的编码器操作化分为各自被指定用于单个帧传输的N个编码器操作的模块或装置704。装置704可由诸如编码器304的编码器内的逻辑或 处理器、作业处理器303、诸如DSP的另一合适的处理器、或其任意组合来实现。注意，装置 704的功能性类似于以上结合图6中的框602所描述的功能。装置704确定的经编码的N个编码器操作随后可经由总线706、或其他类似合适的 通信耦合被传达至装置702中的各种其他模块或装置。在图7的特定示例中，装置704生 成的经编码比特经由总线706被传达给用于在编码器输出缓存器中顺序地缓存这N个编码 器操作中的每个操作的比特的装置708。注意在一方面，N个编码器操作中经缓存编码器操 作的比特被装置708从缓存器读出到多路复用器引擎，而这N个编码器操作中的下一编码 器操作的比特正被装置708存储到编码器输出缓存器中。作为示例，装置708可由来自图 3的示例的编码器304、处理器302、缓存器306、或MUX引擎308中的一个或更多个来实现、 或者在还有另一 DSP或类似处理器的辅助下实现。注意，装置708的功能性类似于在图6 的方法的框604中所执行的功能。装置702还可包括用于在多路复用器引擎将N个编码器操作中的一个编码器操作 多路复用之后基于这一个编码器操作的经编码比特来更新比特流状态的装置710这一选 项。装置710例如可由MUX引擎308、缓存器306、编码器304、诸如DSP的处理器、或其任意 组合来实现。另外，注意装置710的功能性类似于结合图6的框606所讨论的过程。此外，装置702可包括用于使用经更新的比特流状态从N个编码器操作中的顺序 下一个编码器操作选择用于多路复用器引擎的恰适比特的另一个任选装置712。装置712 例如可由MUX引擎308、缓存器306、编码器304、诸如DSP的处理器、或其任意组合来实现。 另外，注意装置712的功能性类似于结合图6的框606所讨论的过程。装置702还可包括配置成存储用于实施各模块的过程和行为的计算机可读指令 和数据的任选计算机可读介质或存储器设备714。另外，装置702可包括用以执行存储器 714中的计算机可读指令、且可被配置成执行装置702中各种模块或装置的一个或多个功 能的处理器716。本领域技术人员将可理解，信息和信号可使用各种不同技术和技艺中的任何一种 来表示。例如，贯穿上面说明始终可能被述及的数据、指令、命令、信息、信号、比特、码元、和 码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。尽管出于解释简单化的目的将方法集图示并描述为一系列或数个动作，但是将理 解本文中所描述的过程不受动作的次序所限，因为一些动作可按不同次序发生和/或与来 自本文中图示和描述的其他动作并发地发生。例如，本领域技术人员将领会，方法集可被替 换地表示成一系列相互关联的状态或事件，就像在状态图中那样。而且，并非所有例示的动 作皆为实现根据本文中所公开的主题方法集的方法所必要的。本领域技术人员将进一步领会，结合本文中所公开的实施例来描述的各种解说性 逻辑板块、模块、电路、和算法步骤可实现为电子硬件、计算机软件、或这两者的组合。为清 楚地解说硬件与软件的这一可互换性，各种解说性组件、框、模块、电路、和步骤在上面是以 其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和 强加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功 能性，但此类设计决策不应被解读为致使脱离本公开的范围。结合本文所公开的实施例描述的各种解说性逻辑板块、模块、和电路可用通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编 程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其设计成执行本文所描述功能的 任何组合来实现或执行。通用处理器可以是微处理器，但在替换方案中，该处理器可以是任 何常规的处理器、控制器、微控制器、或状态机。处理器还可以被实现为计算设备的组合，例 如DSP与微处理器的组合、多个微处理器、与DSP核心协作的一个或更多个微处理器、或任 何其他此类配置。结合本文所公开的实施例描述的方法或算法的步骤可直接在硬件中、在由处理器 执行的软件模块中、或在这两者的组合中实施。软件模块可驻留在RAM存储器、闪存、ROM存 储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任 何其他形式的存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向该存储 介质读写信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留 在ASIC中。ASIC可驻留在用户终端中。在替换方案中，处理器和存储介质可作为分立组件 驻留在用户终端中。在一个或多个示例性示例中，所述功能可以硬件、软件、固件、或其任意组合来实 现。如果在软件中实现，则各功能可以作为一条或更多条指令或代码存储在计算机可读介 质上或藉其进行传送。计算机可读介质包括计算机存储介质和通信介质两者，其包括促成 计算机程序从一地向另一地转移的任何介质。存储介质可以是能被计算机访问的任何可 用介质。作为示例而非限定，这样的计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其 它光盘存储、磁盘存储或其它磁存储设备、或能被用来携带或存储指令或数据结构形式的 合需程序代码且能被计算机访问的任何其它介质。任何连接也被正当地称为计算机可读介 质。例如，如果软件是使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)、或诸如红外、无 线电、以及微波之类的无线技术从web网站、服务器、或其它远程源传送而来，则该同轴电 缆、光纤电缆、双绞线、DSL、或诸如红外、无线电、以及微波之类的无线技术就被包括在介质 的定义之中。如本文所用的盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多 用碟(DVD)、软盘和蓝光碟，其中盘(disk)常常磁性地再现数据，而碟(disc)用激光来光学 地再现数据。上述的组合也应被包括在计算机可读介质的范围内。本文公开的示例被提供用以使得本领域的任何技术人员能够利用或使用当前所 公开的主题。对这些公开的示例的各种修改对于本领域技术人员将是显而易见的，并且本 文中定义的普适原理可被应用于其他实施例而不会脱离本公开的教义。还应注意，本文中 专门使用措辞“示例性的”来表示“起到示例、实例、或解说的作用”。本文中描述为“示例 性”的任何示例不必被解释为优于或胜过其他示例。由此，本公开并非旨在被限定于本文中 示出的示例，而是应被授予与本文中公开的原理和新颖性特征一致的最广义的范围。
权利要求
一种用在无线通信系统中的方法，所述方法包括将使得由编码器编码N个顺序帧的编码器操作划分为各自被指定用于单个帧传输的N个编码器操作；以及在编码器输出缓存器中顺序地缓存所述N个编码器操作中的每个操作的比特，其中所述N个编码器操作中的经缓存编码器操作的比特从所述编码器输出缓存器被读出到多路复用器引擎，而所述N个编码器操作中的下一编码器操作的比特正被存储到所述编码器输出缓存器中。
2.如权利要求1所述的方法，其特征在于，还包括在所述多路复用器引擎将所述N个编码器操作中的一个编码器操作多路复用之后基 于这一个编码器操作的经编码比特来更新比特流状态；以及使用所述经更新的比特流状态从所述N个编码器操作中的顺序下一编码器操作选择 用于所述多路复用器引擎的恰适比特。
3.如权利要求2所述的方法，其特征在于，还包括将所述经更新的比特流状态发送至所述编码器以用于下一编码器操作。
4.如权利要求1所述的方法，其特征在于，所述具有N帧的编码器操作是UMB扩展帧传输。
5.如权利要求1所述的方法，其特征在于，所述编码器输出缓存器被配置为具有至少 第一和第二缓存器部分的乒乓线性缓存器。
6.如权利要求5所述的方法，其特征在于，所述N个编码器操作中的第一经缓存编码器 操作的比特从所述编码器输出缓存器的所述第一和第二缓存器部分中的一个缓存器部分 被读出到所述多路复用器引擎，而所述N个编码器操作中的下一第二顺序编码器操作的比 特正被存储到所述编码器输出缓存器的所述第一和第二缓存器部分的另一缓存器部分中。
7.如权利要求1所述的方法，其特征在于，所述编码器是UMBFLDCH编码器。
8.如权利要求1所述的方法，其特征在于，所述编码器是LTEPDSCH编码器。
9.如权利要求1所述的方法，其特征在于，所述具有N个顺序帧的编码器操作是扩展帧 传输。
10.一种用在无线通信系统中的收发机，所述收发机包括编码器输出缓存器；多路复用器引擎；以及编码器，配置成将使得由所述编码器编码N个顺序帧的编码器操作划分为各自被指定用于单个帧传 输的N个编码器操作；以及在所述编码器输出缓存器中顺序地缓存所述N个编码器操作的比特，其中所述N个编 码器操作中的经缓存编码器操作的比特从所述编码器输出缓存器被读出到所述多路复用 器引擎，而所述N个编码器操作中的下一编码器操作的比特正被存储到所述编码器输出缓 存器中。
11.如权利要求10所述的收发机，其特征在于，所述多路复用器引擎被配置成在多路复用之后基于所述N个编码器操作中一个编码器操作的经编码比特来更新比 特流状态；以及使用所述经更新的比特流状态从所述N个编码器操作中的顺序下一编码器操作选择 用于所述多路复用器引擎的恰适比特。
12.如权利要求11所述的收发机，其特征在于，所述多路复用器引擎还被配置成将所 述经更新的比特流状态发送至所述编码器以用于下一编码器操作。
13.如权利要求10所述的收发机，其特征在于，所述具有N帧的编码器操作是UMB扩展 帧传输。
14.如权利要求10所述的收发机，其特征在于，所述编码器输出缓存器被配置为具有 至少第一和第二缓存器部分的乒乓线性缓存器。
15.如权利要求14所述的收发机，其特征在于，所述N个编码器操作中的第一经缓存编 码器操作的比特从所述编码器输出缓存器的所述第一和第二缓存器部分中的一个缓存器 部分被读出到所述多路复用器引擎，而所述N个编码器操作中的下一第二顺序编码器操作 的比特正被存储到所述编码器输出缓存器的所述第一和第二缓存器部分的另一缓存器部 分中。
16.如权利要求10所述的收发机，其特征在于，所述编码器是UMBFLDCH编码器。
17.如权利要求10所述的收发机，其特征在于，所述编码器是LTEPDSCH编码器。
18.如权利要求10所述的收发机，其特征在于，所述具有N个顺序帧的编码器操作是扩 展帧传输。
19.一种用在无线通信系统中的设备，包括用于将使得由编码器编码N个顺序帧的编码器操作划分为各自被指定用于单个帧传 输的N个编码器操作的装置；以及用于在编码器输出缓存器中顺序地缓存所述N个编码器操作中的每个操作的比特的 装置，其中所述N个编码器操作中的经缓存编码器操作的比特从所述编码器输出缓存器被 读出到多路复用器引擎，而所述N个编码器操作中的下一编码器操作的比特正被存储到所 述编码器输出缓存器中。
20.如权利要求19所述的设备，其特征在于，还包括用于在所述多路复用器引擎将所述N个编码器操作中的一个编码器操作多路复用之 后基于这一个编码器操作的经编码比特来更新比特流状态的装置。用于使用所述经更新的比特流状态从所述N个编码器操作中的顺序下一编码器操作 选择用于所述多路复用器引擎的恰适比特的装置。
21.如权利要求20所述的设备，其特征在于，还包括用于将所述经更新的比特流状态发送至所述编码器以用于下一编码器操作的装置。
22.如权利要求19所述的设备，其特征在于，所述具有N帧的编码器操作是UMB扩展帧 传输。
23.如权利要求19所述的设备，其特征在于，所述编码器输出缓存器被配置为具有至 少第一和第二缓存器部分的乒乓线性缓存器。
24.如权利要求23所述的设备，其特征在于，所述N个编码器操作中的第一经缓存编码 器操作的比特从所述编码器输出缓存器的所述第一和第二缓存器部分中的一个缓存器部 分被读出到所述多路复用器引擎，而所述N个编码器操作中的下一第二顺序编码器操作的 比特正被存储到所述编码器输出缓存器的所述第一和第二缓存器部分的另一缓存器部分中。
25.如权利要求19所述的设备，其特征在于，所述编码器是UMBFLDCH编码器。
26.如权利要求19所述的设备，其特征在于，所述编码器是LTEPDSCH编码器。
27.如权利要求19所述的设备，其特征在于，所述具有N个顺序帧的编码器操作是扩展 帧传输。
28.一种用在无线通信系统中的装置，所述装置包括处理器，其被配置成将使得由编码器编码N个顺序帧的编码器操作划分为各自被指定用于单个帧传输的N 个编码器操作；以及在编码器输出缓存器中顺序地缓存所述N个编码器操作中的每个操作的比特，其中所 述N个编码器操作中的经缓存编码器操作的比特从所述编码器输出缓存器被读出到多路 复用器引擎，而所述N个编码器操作中的下一编码器操作的比特正被存储到所述编码器输 出缓存器中；以及耦合至所述处理器的用于存储数据的存储器。
29.如权利要求28所述的装置，其特征在于，所述处理器还被配置成在所述多路复用器引擎将所述N个编码器操作中的一个编码器操作多路复用之后基 于这一个编码器操作的经编码比特来更新比特流状态；以及使用所述经更新的比特流状态从所述N个编码器操作中的顺序下一编码器操作选择 用于所述多路复用器引擎的恰适比特。
30.如权利要求29所述的装置，其特征在于，所述处理器还被配置成将所述经更新的比特流状态发送至所述编码器以用于下一编码器操作。
31.如权利要求28所述的装置，其特征在于，所述具有N帧的编码器操作是UMB扩展帧 传输。
32.如权利要求28所述的装置，其特征在于，所述编码器输出缓存器被配置为具有至 少第一和第二缓存器部分的乒乓线性缓存器。
33.如权利要求32所述的装置，其特征在于，所述N个编码器操作中的第一经缓存编码 器操作的比特从所述编码器输出缓存器的所述第一和第二缓存器部分中的一个缓存器部 分被读出到所述多路复用器引擎，而所述N个编码器操作中的下一第二顺序编码器操作的 比特正被存储到所述编码器输出缓存器的所述第一和第二缓存器部分的另一缓存器部分 中。
34.如权利要求28所述的装置，其特征在于，所述编码器是UMBFLDCH编码器。
35.如权利要求28所述的装置，其特征在于，所述编码器是LTEPDSCH编码器。
36.如权利要求28所述的装置，其特征在于，所述具有N个顺序帧的编码器操作是扩展 帧传输。
37.一种计算机程序产品，包括计算机可读介质，包括用于使计算机将使得由编码器编码N个顺序帧的编码器操作划分为各自被指定用于 单个帧传输的N个编码器操作的代码；以及用于使计算机在编码器输出缓存器中顺序地缓存所述N个编码器操作中的每个操作的比特的代码，其中所述N个编码器操作中的经缓存编码器操作的比特从所述编码器输出 缓存器被读出到多路复用器引擎，而所述N个编码器操作中的下一编码器操作的比特正被 存储到所述编码器输出缓存器中。
38.如权利要求37所述的计算机程序产品，其特征在于，所述计算机可读介质还包括 用于使计算机在所述多路复用器引擎将所述N个编码器操作中的一个编码器操作多路复用之后基于这一个编码器操作的经编码比特来更新比特流状态的代码；以及用于使计算机使用所述经更新的比特流状态从所述N个编码器操作中的顺序下一编 码器操作选择用于所述多路复用器引擎的恰适比特的代码。
39.如权利要求38所述的计算机程序产品，其特征在于，所述计算机可读介质还包括 用于使计算机将所述经更新的比特流状态发送至所述编码器以用于下一编码器操作的代码。
40.如权利要求37所述的计算机程序产品，其特征在于，所述具有N帧的编码器操作是 UMB扩展帧传输。
41.如权利要求37所述的计算机程序产品，其特征在于，所述编码器输出缓存器被配 置为具有至少第一和第二缓存器部分的乒乓线性缓存器。
42.如权利要求41所述的计算机程序产品，其特征在于，所述N个编码器操作中的第一 经缓存编码器操作的比特从所述编码器输出缓存器的所述第一和第二缓存器部分中的一 个缓存器部分被读出到所述多路复用器引擎，而所述N个编码器操作中的下一第二顺序编 码器操作的比特正被存储到所述编码器输出缓存器的所述第一和第二缓存器部分的另一 缓存器部分中。
43.如权利要求37所述的计算机程序产品，其特征在于，所述编码器是UMBFLDCH编码器。
44.如权利要求37所述的计算机程序产品，其特征在于，所述编码器是LTEPDSCH编码器。
45.如权利要求37所述的计算机程序产品，其特征在于，所述具有N个顺序帧的编码器 操作是扩展帧传输。
全文摘要
公开了用于对编码器输出缓存使用线性存储模型的装置和方法。该装置和方法通过将具有要由编码器编码的N个顺序帧的编码器操作划分为各自被指定用于单个帧传输的N个编码器操作(诸如在具有多个帧的扩展帧传输的情形中)来实施线性存储输出缓存。N个编码器操作的比特随后被顺序地缓存在编码器输出缓存器中，其中N个编码器操作中的每个经缓存编码器操作的比特从缓存器被读出到多路复用器引擎，而这N个编码器操作中的下一编码器操作的比特正被存储到编码器输出缓存器中。
文档编号H04L1/18GK101889411SQ200880119664
公开日2010年11月17日 申请日期2008年12月5日 优先权日2007年12月5日
发明者B·帕哈, J·刘, V·安雷迪 申请人:高通股份有限公司