专利名称：成像处理系统以及数码相机的制作方法
技术领域：
本发明涉及在将从数码相机用的图像传感器等固体成像传感器输出的图像信号 (模拟电荷信号)转换为与该模拟电荷信号对应的数字数据并输出之后，进行数字图像信号处理的成像处理系统。
背景技术：
近年来，在照相机行业中，从模拟技术向数字技术的过渡非常显著。特别是不需要胶卷也不需要显影的数字静物照相机呈现繁荣景象。手机也是照相机搭载型占据主流，数字静物照相机中由高像素化及图像处理带来的画质提高非常显著。数字静物照相机中组装有将从固体成像传感器输出的图像信号(模拟电荷信号) 转换为与该模拟电荷信号对应的数字数据并输出的模拟前端作为传感器周边部。这里，固体成像传感器和数字信号处理部(DSP，Digital Signal Processor)也与模拟前端同样分别被制成半导体集成电路，这些半导体集成电路被安装在印刷线路板上并构成成像处理系统。图5是示出包括现有的成像处理系统的数码相机的结构的框图。A为传感器周边部，B为进行图像处理等的数字信号处理部，1为作为固体成像传感器的MOS型图像传感器， 2为模拟前端，21为产生周期性的同步信号的同步信号生成部(SSG)，22为产生用于对图像传感器1进行驱动的脉冲的时序发生器(TG)，23为相关双采样(CDS)部，M为增益控制放大器(GCA)部，25为AD转换部，观为对来自外部的输入时钟进行倍频并输出的时钟倍频部，29a为并行串行数据输出部，30为CPU接口。在这种结构中，由模拟前端2与数字信号处理部B构成成像处理系统。由模拟前端2输出的数字数据通过数字信号处理部B接受亮度信号处理、分色处理、色彩矩阵处理等各种图像处理。对成像处理系统中在显示画面上出现的噪声的原因进行考察。在进行AD转换的模拟前端2输出数字数据时产生电源噪声。该电源噪声经由印刷线路板上的电源线(Vcc 线和地线)进入图像传感器1。这样就会产生以下等等现象·电源噪声侵入到从图像传感器1向模拟前端2供给的模拟电荷信号中；·电源噪声在模拟前端2的内部通过电源线和半导体基板从输出电路侧进入到输入端子侧。这些现象成为在显示画面上出现的噪声(图像紊乱)的主要原因。LSI的输出电路与印刷线路等除芯片内部的LSI之外的电路相比，需要驱动较大负载。因此，在上述输出电路中，除了构成该电路的输出用元件与构成AD转换部等内部电路的元件相比使用较大尺寸(10倍以上)的元件之外，一般情况下，输出电路也被设计为流过比较多的电流。但是，在如此构成的输出电路中，当切换输出信号时，会流过较大的流通电流以及负载的驱动电流，并在电源中叠加噪声。该噪声传播到输入侧。具体而言，噪声传播到输入电路、以及通过基板传播到除输入电路之外的内部电路。由于模拟前端2具有放大模拟信号的可编程增益放大器(PGA)等放大电路，因此传播到输入侧的噪声与模拟电荷信号一起被放大，使得显示画质降低。为了降低上述噪声，需要在传感器周边部A中，减少在模拟前端2与数字信号处理部B之间传输的信号的变化次数和信号数量。这样也会进一步削减功耗。作为削减传感器周边部中的信号的变化次数和信号数量的方案，一直以来具有在传感器周边部设置多个η 比特AD转换部、以及多个PS (并行串行)转换部的方案(例如，参考专利文献1)。η比特 AD转换部按照图像传感器的各通道输出而设置，将每个通道输出转换为数字信号。PS转换部按照锁相环(PLL)电路的输出，将η比特AD转换部的输出转换为串行数据。图6是示出现有技术中的成像处理系统的动作的时序图。HBLK为水平同步信号。 在水平同步信号HBLK为“H”电平的水平消隐期间，图像信号的输出无效。在水平同步信号 HBLK为“L”电平的有效信号输出期间，输出1行的有效模拟电荷信号。在有效信号输出期间，图像传感器1被驱动以生成模拟电荷信号，该模拟电荷信号由GCA 24进行增益控制，经增益控制的模拟电荷信号由AD转换部25转换为数字数据，该数字数据由并行串行数据输出部29a进行并行串行转换，经并行串行转换的数字数据输出到数字信号处理部B。因此， 模拟前端2中的信号处理(由GCA 24和AD转换部25等实施)与从模拟前端2向数字信号处理部B输出数字数据的处理同时进行。专利文献1 日本特开2005-244709号但是，在现有例子中，如图6所示，无法排除由与模拟前端2中的处理同时进行动作的数字信号处理部B所产生的动作噪声对模拟前端2造成的恶劣影响。即，数字信号处理部B的动作比传感器周边部A的动作(具体而言，图像传感器1中的驱动用脉冲的生成动作、图像传感器1的输出信号的输出动作、在模拟前端2内部传输模拟电荷信号的动作等) 的能耗大。因此，数字信号处理部B中的输出缓冲器的动作噪声、存储器存取时钟(被倍频为比图像传感器1中的像素时钟高的时钟频率)、以及串行数据输出时所产生的高频噪声的折叠分量经由电源和地(GND)，或者经由辐射，对传感器周边部A造成恶劣影响，其结果是导致信号的信噪比(S/N)劣化，进而使显示图像产生折叠噪声和固定图案噪声。但是，在现有例子中无法排除这种恶劣影响。
发明内容
本发明着眼于上述课题，目的在于即使因从传感器周边部向数字信号处理部的数据输出和数字信号处理部的任务处理而产生系统动作噪声，也不会使模拟前端所处理的信号的S/N性能劣化。(1)本发明的成像处理系统包括模拟前端，将从固体成像传感器输出的模拟电荷信号转换为第一数字数据；以及数字信号处理部，对所述第一数字数据进行图像处理，所述模拟前端在所述固体成像传感器的消隐期间输出所述第一数字数据，所述数字信号处理部在所述消隐期间允许执行该处理部的内部动作，在除所述消隐期间之外的期间使所述内部动作为待机状态。在该结构中，将在模拟前端通过AD转换而生成的第一数字数据从模拟前端输出到数字信号处理部的期间限定在固体成像传感器的消隐期间(主要为水平消隐期间)。该消隐期间为除去作为固体成像传感器的模拟电荷信号的输出时序的有效信号输出期间后的期间。因此，模拟前端将第一数字数据输出到数字信号处理部时所产生的噪声的发生期间被限定在消隐期间。另一方面，由于数字信号处理部限定在消隐期间进行任务处理，因此由数字信号处理部的任务处理所产生的噪声的发生期间也被限定在消隐期间。据此，模拟前端的第一数字数据的输出与数字信号处理部的任务处理并不同时进行。因此，即使因数字信号处理部的动作及其数据输出而产生系统动作噪声，也不会使模拟前端中的图像传感器和AD转换部等所处理的信号的S/N性能劣化。(2)在本发明上述(1)的结构的成像处理系统中具有以下方式所述模拟前端包括相关双采样部，将所述模拟电荷信号去除噪声并转换为连续的模拟信号；放大器部，对所述相关双采样部的输出信号进行增益控制以及基于反馈控制的直流分量控制；η比特的AD转换部，通过对所述放大器部的输出信号进行模拟_数字转换从而生成所述第一数字数据；存储器，临时写入从所述AD转换部输出的所述第一数字数据；第一存储器控制部，根据写入时钟信号将所述第一数字数据写入所述存储器，并根据读出时钟信号从所述存储器读出所述第一数字数据，所述读出时钟信号的时钟频率高于所述写入时钟信号；数字数据输出部，将从所述存储器读出的所述第一数字数据输出到所述数字信号处理部；同步信号生成部，生成同步信号，所述同步信号作为所述固体成像传感器的所述模拟电荷信号的读出周期基准；时序发生器，根据所述同步信号产生所述固体成像传感器的驱动脉冲；以及时钟倍频部，根据从外部输入的时钟生成所述写入时钟信号，并通过对所述时钟进行η倍频从而生成所述读出时钟信号，将生成的所述写入时钟信号与所述读出时钟信号供给到所述第一存储器控制部。该方式通过在本发明的模拟前端的结构中，进一步包括存储器、第一存储器控制部、以及时钟倍频部，从而实现本发明。具体而言，通过在AD转换部与数字数据输出部之间插入存储器，根据从时钟倍频部供给的读出时钟信号，由第一存储器控制部对该存储器进行控制，从而实现上述(1)的作用效果。(3)在本发明上述O)的结构的成像处理系统中具有以下方式所述存储器具有能够对相当于所述固体成像传感器的至少1行的所述第一数字数据进行缓冲的存储器容量，所述第一存储器控制部在所述模拟电荷信号的至少1行的输出期间，将所述第一数字数据写入所述存储器，在位于所述输出期间随后的所述水平消隐期间，从所述存储器读出所述第一数字数据。在该方式中，由于将第一数字数据的输出期间限定在水平消隐期间，因此与利用有效信号的输出期间来输出第一数字数据的结构相比，在输出时间上没有冗余，但是为了补偿这点，会从存储器高速读出第一数字数据。
(4)在本发明上述O)的结构的成像处理系统中具有以下方式所述数字信号处理部包括前处理部，对从所述模拟前端收到的所述第一数字数据进行DC调整与增益调整， 以生成第二数字数据；共用存储器，记录从所述前处理部输出的所述第二数字数据；第二存储器控制部，将所述第二数字数据写入所述共用存储器，并从所述共用存储器读出所述第二数字数据；信号处理部组，对从所述共用存储器读出的所述第二数字数据进行各种图像处理；外部I/F处理部，作为与外部之间的接口 ；CPU，控制所述信号处理部组的动作；以及时钟控制部，对从外部输入的时钟进行η倍频或η分频，并供给到所述信号处理部组。这是在本发明的结构中，进一步增加了对从外部输入的时钟进行η倍频或η分频并供给到所述信号处理部组的时钟控制部。通过使用由时钟控制部进行频率控制后的时钟来控制信号处理部组，从而实现上述(1)的作用效果。(5)此外，示例了作为所述信号处理部组包括图像信号处理部，对从所述共用存储器读出的所述第二数字数据进行亮度信号处理与色彩信号处理；尺寸调整处理部，对从所述图像信号处理部输出的经信号处理后的第二数字数据进行尺寸调整处理；压缩扩展处理部，对从所述尺寸调整处理部输出的经尺寸调整处理后的第二数字数据进行压缩扩展处理；区域检测处理部，对从所述尺寸调整处理部输出的经所述尺寸调整处理后的第二数字数据进行区域检测处理；以及显示处理部，将从所述尺寸调整处理部输出的经所述尺寸调整处理后的第二数字数据作为显示数据输出到外部。(6)在本发明上述的结构的成像处理系统中具有以下方式所述数字信号处理部在水平消隐期间允许执行所述前处理部的动作，在除所述水平消隐期间之外的期间使所述前处理部的动作为待机状态，所述数字信号处理部在所述水平消隐期间与垂直消隐期间允许执行所述信号处理部组的动作。根据如此构成，由于在除水平消隐期间之外的期间(包含固体成像传感器的有效信号输出期间)不允许执行动作，因此该期间中的动作设定是包含待机状态的最小限度的动作设定。其结果是能够实现不对共用存储器进行存取的动作设定。(7)在本发明上述的结构的成像处理系统具有以下方式所述数字信号处理部在进行最小限度的动作设定时，仅允许执行所述CPU的动作，且使所述处理部组为待机状态，并在所述固体成像传感器的所述模拟电荷信号的输出期间使所述CPU为待机状态，所述最小限度的动作设定包含所述固体成像传感器的所述模拟电荷信号的输出期间中的待机状态的设定。根据如此构成，由数字信号处理部将在固体成像传感器的模拟电荷信号的输出期间进行动作的部件限定为CPU，因此噪声发生得到充分抑制。(8)在本发明上述⑴的成像处理系统中具有以下方式所述模拟前端对所述第一数字数据进行并行输出，且在除所述固体成像传感器的水平消隐期间之外的期间，使所述第一数字数据的输出电平固定。根据如此构成，能够使数字信号处理部的输出缓冲器动作引起的电源和GND的噪声分量为0，从而能够降低对传感器信号输出和驱动脉冲带来的噪声。(9)在本发明上述O)的成像处理系统中具有以下方式所述模拟前端在将所述第一数字数据作为并行数据生成之后，通过低电压差分转换，将该第一数字数据转换为串行数据并传输到所述数字信号处理部，且所述模拟前端在除水平消隐期间之外的期间，使所述数字数据输出部为待机状态，并使所述数字数据输出部的输出电平为固定逻辑。根据如此构成，能够使因低电压差分信号传输(LVDS)动作(在将第一数字数据作为并行数据生成之后，通过低电压差分转换，将该第一数字数据转换为串行数据并传输的动作)而引起的高频电源和GND的噪声分量为0，并能够大幅降低LVDS动作所需的功耗。(10)在本发明上述(9)的成像处理系统中具有以下方式所述数字信号处理部在除所述水平消隐期间之外的期间，使所述前处理部为待机状态，且使该数字信号处理部的输出电平为固定逻辑。根据如此构成，能够使因LVDS动作而引起的高频电源和GND的噪声分量为0，并能够大幅降低LVDS动作所需的功耗。(11)本发明上述O)的成像处理系统中具有以下方式所述模拟前端在将所述第一数字数据作为并行数据生成之后，通过低电压差分转换，将该第一数字数据转换为串行数据，使用光学设备经由光收发机并通过光纤，将该串行数据向所述数字信号处理部进行光传输，且在除水平消隐期间之外的期间，使所述光收发机与所述数据输出部为待机状态，并使光收发机的输出光电平为暗电平和亮电平之中的任一个。根据如此构成，在由光收发机进行高速光传输(数据输出)的结构中，能够大幅降低功耗。(12)在本发明上述(11)的成像处理系统中具有以下方式所述数字信号处理部经由光纤并通过光接收机接收所述第一数字数据，且在除所述水平消隐期间之外的期间，使所述光接收机为待机状态，并使该处理部内部的输出电平为固定逻辑。根据如此构成，在由光接收机进行高速光传输(接收)的结构中，能够大幅降低功耗。(13)在本发明上述(11)的成像处理系统中具有以下方式进一步包括电源供给部，对所述模拟前端与所述数字信号处理部供给电源，所述电源供给部不是将所述模拟前端的基准GND与所述数字信号处理部的基准 GND直接连接，而是分别对所述模拟前端2与所述数字信号处理部独立供给电源。
根据如此构成，由于分别对模拟前端与数字信号处理部独立供给电源，因此由模拟前端和数字信号处理部之中的一个所产生的噪声(由数字信号处理部产生的数字噪声电流环等)的影响不会波及到另外一个。因此，即使因数字信号处理部的动作及其数据输出而产生系统动作噪声，也不会使模拟前端中的图像传感器和AD转换部等所处理的信号的S/N性能劣化。(14)在本发明上述(9)的成像处理系统中具有以下方式第一存储器控制部根据所述读出时钟信号，从所述存储器读出所述第一数字数据，所述读出时钟信号是以第三整数以上的倍频率，对所述写入时钟信号进行倍频而得到的，所述第三整数是由水平消隐期间与有效信号输出期间的期间长度比构成的第一整数乘以表示A/D转换后的数据总线宽度的第二整数而得到的，所述期间长度比为有效信号输出期间长度/水平消隐期间长度，所述第一整数是将所述期间长度比的小数部分向上取整后得到的，所述数字数据输出部根据传输时钟信号，在所述水平消隐期间对所述第一数字数据进行传输，所述传输时钟信号具有与所述读出时钟信号的读出时钟信号的读出时钟频率相等的传输时钟频率。根据如此构成，能够确实地在水平消隐期间内完成从模拟前端的数字数据输出部向数字信号处理部的数据输出。(15)在上述O)的成像处理系统中具有以下方式所述第一数字数据为并行数据，所述数字数据输出部的传输速率被设定为使得在所述水平消隐期间完成所述第一数字数据的输出。进而，(16)在本发明上述(15)的成像处理系统中具有以下方式所述数字数据输出部在有效信号输出期间，根据具有第一传输时钟频率的第一传输时钟信号，对所述第一数字数据进行传输，在水平消隐期间，根据具有第二传输时钟频率的第二传输时钟信号，对所述第一数字数据进行传输，所述第二传输时钟频率是以由所述水平消隐期间与所述有效信号输出期间的期间长度比构成的整数以上的倍频率，对所述第一传输时钟频率进行倍频而得到的，所述期间长度比为有效信号输出期间长度/水平消隐期间长度，所述整数是将所述期间长度比的小数部分向上取整后得到的。根据如此构成，能够确实地在水平消隐期间内完成从模拟前端的数字数据输出部向数字信号处理部的数据输出。(17)基于本发明的数码相机搭载有上述(1)的成像处理系统、以及所述固体成像传感器。在本发明中，模拟前端的数字数据的输出处理与数字信号处理部的任务处理并不同时进行。据此，即使因从模拟前端向数字信号处理部的数据输出和数字信号处理部的任务处理而产生系统动作噪声，也不会使固体成像传感器和AD转换部等所处理的信号的S/N 性能劣化。
图1是示出本发明的实施方式中的成像处理系统的结构的框图(数字信号处理部的详细内容)；图2是示出本发明的实施方式中的成像处理系统的结构的框图(模拟前端的详细内容)；图3是示出本发明的实施方式中的成像处理系统的动作的时序图；图4是示出本发明的其他实施方式中的成像处理系统的结构的框图(模拟前端的详细内容)；图5是示出现有技术中的成像处理系统的结构的框图；图6是示出现有技术中的成像处理系统的动作的时序图。符号说明A传感器周边部B数字信号处理部1图像传感器2模拟前端21同步信号生成部22时序发生器23相关双采样部(CDS)24增益控制放大器部(GCA)25 AD 转换部26 RAM(临时写入从AD转换部输出的数据的存储器)27存储器控制部28时钟倍频部29数字数据输出部30 CPU 接口31前处理部32共用存储器33存储器控制部34图像信号处理部35尺寸调整处理部36压缩扩展处理部37区域检测处理部38显示处理部39外部I/F处理部40 闪存41系统控制用的CPU42时钟控制部(倍频和分频)
具体实施例方式以下，参考附图对本发明所涉及的成像处理系统的实施方式进行详细说明。
(第一实施方式)图1是示出包括本发明的第一实施方式中的成像处理系统的数码相机的结构的框图(数字信号处理部的详细内容)，图2是示出详细示出了模拟前端的结构的成像处理系统的结构的框图。该数码相机由传感器周边部A与数字信号处理部(DSP)B构成。传感器周边部A由图像传感器(固体成像传感器)1与模拟前端2构成。在该数码相机中，由去除图像传感器1的结构(模拟前端2与数字信号处理部B)构成成像处理系统。模拟前端2包括同步信号生成部(SSG)21，产生周期性的同步信号；时序发生器 (TG) 22，周期性地产生用于对图像传感器1进行驱动的脉冲；相关双采样部(⑶幻23，从由图像传感器1输入的模拟电荷信号中去除噪声；增益控制放大器(GCA) 24，对信号的增益进行控制，并通过反馈控制来对直流分量进行控制；η比特的AD转换部25，对GCA 24的输出进行AD转换，以转换为作为图像信号数据(RGB数据)的第一数字数据；存储器(RAM) 26， 临时存储AD转换部25的输出数据；第一存储器控制部27，对针对RAM沈写入与读出第一数字数据进行控制；时钟倍频部观，根据从外部输入的输入时钟生成写入时钟信号，并通过对输入时钟进行η倍频从而生成读出时钟信号；数字数据输出部四，将在水平消隐期间从RAM 卖出的第一数字数据以并行数据形式或串行数据形式输出到数字信号处理部B ； 以及CPU接口 30，从外部CPU或设置在数字信号处理部B中的CPU，对模拟前端2内部的寄存器进行存取，以进行初始设定和动作模式的变更等。如上所述构成的模拟前端2将图像传感器1输出的图像信号(模拟)转换为第一数字数据(图像信号数据)，将第一数字数据输出到数字信号处理部B。此外，本实施方式中的模拟前端2是输出通道数为1个通道(ch)的例子。连接于模拟前端2的图像传感器1通过光电二极管等将经由镜头(未图示)入射的成像光转换为模拟电荷信号(作为模拟点顺序制信号的图像信号)。另外，图像传感器1 与收到的驱动用脉冲(垂直驱动脉冲和水平驱动脉冲)同步且周期性地输出1行的模拟电荷信号。具体而言，图像传感器1在水平同步信号HBLK为“L”电平的期间，输出1行的模拟电荷信号。此外，将图像传感器1输出1行的模拟电荷信号的期间称为有效信号输出期间，将模拟电荷信号的输出无效的期间称为水平消隐期间。在本实施方式中，水平同步信号 HBLK为“L”电平的期间是有效信号输出期间，水平同步信号HBLK为“H”电平的期间是水平消隐期间(无效期间)。数字信号处理部B由DSP (Digital Signal Processor)构成。数字信号处理部B 包括前处理部31，对从模拟前端2输出的第一数字数据进行DC调整与增益调整，以生成第二数字数据；共用存储器32，记录从前处理部31输出的第二数字数据；第二存储器控制部33，对针对共用存储器32读出与写入第二数字数据进行控制；图像信号处理部34，读出在共用存储器33中记录的第二数字数据，并进行亮度信号处理与色彩信号处理；尺寸调整处理部35，对经过图像信号处理部34处理的第二数字数据进行任意的尺寸调整处理；压缩扩展处理部36，对尺寸调整后的第二数字数据进行压缩扩展处理；区域检测处理部37，根据尺寸调整后的第二数字数据进行脸部检测等指定区域的检测；显示处理部38，将尺寸调整后的第二数字数据作为显示数据输出到外部；以及外部I/F处理部39，作为针对外部的记录介质和个人计算机等的接口。数字信号处理部B具有共用存储器32，该共用存储器32 临时存储对从模拟前端2供给的第一数字数据进行加工而得到的第二数字数据，数字信号处理部B能够根据CPU 41的控制，对共用存储器32进行存取，以实施所述各种处理，所述 CPU 41从闪存40读出执行程序并进行动作。时钟控制部42对从外部输入的时钟进行η倍频或η分频，并供给到各处理部。下面对传感器周边部A的动作进行说明。CPU接口 30经由外部CPU或设置在数字信号处理部B中的CPU，对模拟前端2内部的寄存器进行存取以进行初始设定和动作模式的变更等。同步信号生成部21生成周期性的水平同步信号和垂直同步信号。水平同步信号包括水平消隐信号。时序发生器22按照同步信号生成部21的输出，产生图像传感器1的驱动用脉冲(垂直驱动脉冲和水平驱动脉冲)。CDS 23根据相关双采样法等，降低在图像传感器1的输出(模拟电荷信号)中所含有的噪声。详细而言，CDS 23具有采样保持电路，在通过采样保持电路将模拟电荷信号中含有的Ι/f噪声降低之后，将Ι/f噪声降低后的模拟电荷信号转换为连续信号。GCA 24 对上述连续信号(模拟电荷信号)进行增益控制直到规定的振幅，并通过反馈控制来对上述连续信号的直流分量进行控制。AD转换部25对GCA M的输出进行AD转换，以转换为作为第一数字数据的图像信号数据(RGB数据)。RAM沈临时存储第一数字数据(RGB数据)。第一存储器控制部27进行针对RAM沈的数据写入控制与读出控制。具体而言，第一存储器控制部27在从图像传感器1输出模拟电荷信号的期间，将AD转换部25的输出写入 RAM 26，在水平消隐期间，读出RAM沈中所写入的1行的第一数字数据。该读出与对从模拟前端2的外部输入的输入时钟进行倍频而得到的读出时钟信号同步进行。数字数据输出部四在水平消隐期间，将从RAM 26读出的第一数字数据与读出时钟信号同步地以并行数据形式或串行数据形式输出到数字信号处理部B。下面参考图3的时序图对模拟前端2的动作进行说明。当时序发生器22生成垂直驱动脉冲和水平驱动脉冲时，图像传感器1以规定的周期输出模拟电荷信号。图像传感器1所输出的模拟电荷信号在通过CDS 23降低其噪声之后，通过GCA M进行增益控制直到规定的振幅，之后输出到AD转换部25。AD转换部25对输入的模拟电荷信号进行AD转换，并作为第一数字数据输出。第一存储器控制部27将从AD转换部25输出的第一数字数据存储到RAM沈中。在图3中，将RAM沈设为行缓冲器。接着，第一存储器控制部27在下一水平消隐期间，将存储在RAM沈中的1行的第一数字数据与时钟倍频部观输出的读出时钟信号(倍频时钟)同步地高速读出。数字数据输出部四将通过第一存储器控制部 27读出的第一数字数据在水平消隐期间中与读出时钟信号(倍频时钟)同步地输出到数字信号处理部B。据此，模拟前端2输出数据时所产生的动作噪声的产生期间被限定在水平消隐期间。下面参考图3的时序图对数字信号处理部B的动作进行说明。当数字数据输出部 29在水平消隐期间中输出第一数字数据时，在收到该数据的数字信号处理部B中，在水平消隐期间中，前处理部31通过对1行的第一数字数据实施偏移处理和增益处理等从而生成第二数字数据，之后根据第二存储器控制部33的控制，将生成的第二数字数据写入共用存储器32。当写入共用存储器32中的第二数字数据根据第二存储器控制部33的控制被送至图像信号处理部34、尺寸调整处理部35、压缩扩展处理部36、区域检测处理部37、显示处理部38、外部Ι/F处理部39等之后，在这些信号处理部组中进行各种任务处理。在数字信号处理部B中，在第二存储器控制部33的控制下所实施的上述各种任务处理中，CPU 41从闪存40读出执行程序并控制其处理。作为仅在获取第一数字数据的水平消隐期间中实施上述任务处理的方法，具有以下等实现方法1.由CPU41进行控制的方法；2.使用从模拟前端2输入的或在数字信号处理部B的内部产生的水平消隐信号作为动作的使能信号的方法；3.将上述两种方法组合执行的方法。在本实施方式中，通过仅在水平消隐期间中实施所需的数字信号处理中对共用存储器32的存取处理以及CPU41对闪存40的存取，从而将数字信号处理部B的动作噪声的产生限定为仅在水平消隐期间中。如上所述，在本实施方式的数码相机中，数据输出并不在有效信号输出期间进行， 而是仅在水平消隐期间进行，进而后续阶段的数字图像处理也仅在水平消隐期间中实施。 因此，即使因数据输出和图像处理产生动作噪声，图像传感器1、CDS 23、GCA 24、以及AD转换部25所处理的信号的S/N性能也不会劣化。此外，当以输出到数字信号处理部B的第一数字数据为并行数据的方式构成模拟前端2时，可以在有效信号输出期间，将数字数据输出部四中的数据输出的电平设为固定。 据此，能够使由数字信号处理部B的输出缓冲器的动作引起的电源和GND的噪声分量为0， 从而能够降低对图像传感器1的驱动用脉冲带来的噪声。另外，也可以构成为在数字数据输出部四设置差分放大器，之后将输出到数字信号处理部B的第一数字数据作为LVDS方式下的串行数据输出。已知LVDS (低电压差分信号传输)是指一种将并行数据转换为低电压差分的串行数据来进行传输的I/O标准。第一数字数据作为LVDS方式下的串行数据输出时，可以在有效信号输出期间，断开差分放大器的恒流电源，并将第一数字数据的输出电平设为固定逻辑。据此，能够使LVDS动作引起的高频电源和GND的噪声分量为0，进而能够大幅降低数字数据输出部四的功耗。另外，数字数据输出部四可以设定传输时钟速率，用以在水平消隐期间内完成第一数字数据的输出。具体而言，例如，在数字数据输出部四被构成为将第一数字数据作为并行数据输出的情况下，如下所示对传输时钟的速率进行设定。首先计算出水平消隐期间与有效信号输出期间之间的期间长度比(有效信号输出期间长度/水平消隐期间长度)，之后计算出上述计算出的期间长度比的小数部分向上取整后的整数作为倍频率。然后，以算出的倍频率对时钟进行倍频，从而生成传输时钟信号(传输时钟速率)。另外，在数字数据输出部四被构成为以LVDS方式输出串行数据的情况下，如下所示对传输时钟速率进行设定。首先计算出水平消隐期间中的水平消隐期间与有效信号输出期间之间的期间长度比(有效信号输出期间长度/水平消隐期间长度)，之后计算出上述计算出的期间长度比的小数部分向上取整后的第一整数。接着算出将计算出的第一整数乘以表示A/D转换后的数据总线宽度的第二整数而得到的第三整数，进而将算出的第三整数作为倍频率。然后，以算出的倍频率对时钟进行倍频，从而生成传输时钟信号。另外，如果与镜头或监视器等一起组装本实施方式的成像处理系统来构成成像装置(数码相机)，则能够构成用于输出高品质传感器数据的成像装置。另外，模拟前端2中的输出通道数并不限定于上述示例的lch。S卩，通道数可以按照图像传感器1的规格确定。(第二实施方式)在上述第一实施方式中，在包括基于LVDS的高速金属传输系统的数码相机中实施本发明。以下，在参考图4说明的第二实施方式中，在包括高速光传输系统的数码相机中实施本发明。在第二实施方式中，在如下数码相机中实施本发明，该数码相机中模拟前端2 使并行数据成为串行数据且转换为低电压差分信号，并以光传输的方式进行数据输出，同时在数字信号处理部B接收该光传输数据。本实施方式的结构包括基本上与参考图1 图3 (特别是图2)而在先说明的实施方式的结构同样的结构。因此，在图4中，对与图1 图3同一或者同样的部分标注相同的符号，并省略对它们的说明。在本实施方式中，新特征在于模拟前端2包括光收发机40，数字信号处理部C包括光接收机41与数字信号处理部主体。此外，由于数字信号处理部主体与第一实施方式中的数字信号处理部B同样，因此在以下的说明中，将数字信号处理部主体称为数字信号处理部主体B。光收发机40和光接收机41经由光纤D对数据进行光传输。由光收发机40、光接收机41、以及光纤D构成光学设备43。进而，在本实施方式中，包括电源供给部42，该电源供给部42控制向传感器周边部A (包括模拟前端2、与数字信号处理部C供给的电源。在包括以上结构的本实施方式的成像系统中，模拟前端2将由并行数据构成的第一数字数据处理为串行数据之后转换为低电压差分信号，光收发机40经由光纤C以光传输的方式将转换后的低电压差分信号向数字信号处理部C进行数据输出。在数字信号处理部 C中，光接收机41经由光纤C接收被如此传输来的光传输数据。实施上述光传输之后，模拟前端2在有效信号输出期间(除水平消隐期间之外的期间)，使光收发机40和数据输出部四为待机状态，并且使输出光电平为暗电平或亮电平。 在水平消隐期间，模拟前端2使光收发机40和数字数据输出部四为可运行状态，同时使在有效信号输出期间固定的输出光电平为能够可变控制的状态。另一方面，数字信号处理部主体B在有效信号输出期间，使光接收机4 (数据输入部)为待机状态，同时使数字信号处理部主体B内部的输出电平为固定逻辑。在水平消隐期间，数字信号处理部主体B使光接收机4为可运行状态，同时使在有效信号输出期间固定的输出电平为能够可变控制的状态。通过包括以上结构，在本实施方式中，能够在高速光传输系统中大幅降低功耗的状态下实施本发明。此外，当在传感器周边部A与数字信号处理部C之间经由光纤C来实施光传输时， 电源供给部42并不将接传感器周边部A的基准GND与数字信号处理部主体B的基准GND 直接相互连接，而是分别对传感器周边部A与数字信号处理部主体B独立供给电源。具体而言，电源供给部42对传感器周边部A供给第一电源，对数字信号处理部主体B供给第二电源。连接于传感器周边部A的第一基准GND与连接于数字信号处理部主体B的第二基准 GND并不直接相互连接。另外，光传输路径(光纤C)在其构造上并不进行GND连接。通过包括以上结构，由数字信号处理部主体B产生的数字噪声电流环的影响不会波及到传感器周边部A。因此，即使因数字信号处理部主体B的动作及其数据输出而产生系统动作噪声， 也不会使传感器周边部A中的图像传感器1和AD转换部25等所处理的信号的S/N性能劣化。此外，如果在数字信号处理部主体B与电源供给部42之间设置宽频带旁路电容器，则能够积极地排除数字噪声电流环的影响本身。 本发明的成像处理系统，通过模拟前端中的AD转换而生成的数字数据在图像传感器的输出无效的水平消隐期间，从模拟前端2向数字信号处理部输出，同时实施数字信号处理。由于数字数据的输出和数字信号处理动作不与AD转换等其他电路的动作同时进行，因此具有即使因数据输出和数字信号处理而产生动作噪声，也不会使包括图像传感器和AD转换部等的模拟前端2所处理的信号的S/N性能劣化的效果，作为将从数码相机用的固体成像传感器输出的图像信号(模拟电荷信号)转换为与该模拟电荷信号对应的数字数据输出并进行图像处理的成像处理系统等是有用的。
权利要求
1.一种成像处理系统，包括模拟前端，将从固体成像传感器输出的模拟电荷信号转换为第一数字数据；以及数字信号处理部，对所述第一数字数据进行图像处理， 所述模拟前端在所述固体成像传感器的消隐期间输出所述第一数字数据， 所述数字信号处理部在所述消隐期间允许执行该处理部的内部动作，在除所述消隐期间之外的期间使所述内部动作为待机状态。
2.根据权利要求1所述的成像处理系统， 所述模拟前端包括相关双采样部，将所述模拟电荷信号去除噪声并转换为连续的模拟信号； 放大器部，对所述相关双采样部的输出信号进行增益控制以及基于反馈控制的直流分量控制；η比特的AD转换部，通过对所述放大器部的输出信号进行模拟-数字转换从而生成所述第一数字数据；存储器，临时写入从所述AD转换部输出的所述第一数字数据； 第一存储器控制部，根据写入时钟信号将所述第一数字数据写入所述存储器，并根据读出时钟信号从所述存储器读出所述第一数字数据，所述读出时钟信号的时钟频率高于所述写入时钟信号；数字数据输出部，将从所述存储器读出的所述第一数字数据输出到所述数字信号处理部；同步信号生成部，生成同步信号，所述同步信号作为所述固体成像传感器的所述模拟电荷信号的读出周期基准；时序发生器，根据所述同步信号产生所述固体成像传感器的驱动脉冲；以及时钟倍频部，根据从外部输入的时钟生成所述写入时钟信号，并通过对所述时钟进行η 倍频从而生成所述读出时钟信号，将生成的所述写入时钟信号与所述读出时钟信号供给到所述第一存储器控制部。
3.根据权利要求2所述的成像处理系统，所述存储器具有能够对相当于所述固体成像传感器的至少1行的所述第一数字数据进行缓冲的存储器容量，所述第一存储器控制部在所述模拟电荷信号的至少1行的输出期间，将所述第一数字数据写入所述存储器，在位于所述输出期间随后的所述水平消隐期间，从所述存储器读出所述第一数字数据。
4.根据权利要求2所述的成像处理系统， 所述数字信号处理部包括前处理部，对从所述模拟前端收到的所述第一数字数据进行DC调整与增益调整，以生成第二数字数据；共用存储器，记录从所述前处理部输出的所述第二数字数据； 第二存储器控制部，将所述第二数字数据写入所述共用存储器，并从所述共用存储器读出所述第二数字数据；信号处理部组，对从所述共用存储器读出的所述第二数字数据进行各种图像处理；外部I/F处理部，作为与外部之间的接口 ；CPU，控制所述信号处理部组的动作；以及时钟控制部，对从外部输入的时钟进行η倍频或η分频，并供给到所述信号处理部组。
5.根据权利要求4所述的成像处理系统，所述信号处理部组包括图像信号处理部，对从所述共用存储器读出的所述第二数字数据进行亮度信号处理与色彩信号处理；尺寸调整处理部，对从所述图像信号处理部输出的经信号处理后的第二数字数据进行尺寸调整处理；压缩扩展处理部，对从所述尺寸调整处理部输出的经尺寸调整处理后的第二数字数据进行压缩扩展处理；区域检测处理部，对从所述尺寸调整处理部输出的经所述尺寸调整处理后的第二数字数据进行区域检测处理；以及显示处理部，将从所述尺寸调整处理部输出的经所述尺寸调整处理后的第二数字数据作为显示数据输出到外部。
6.根据权利要求4所述的成像处理系统，所述数字信号处理部在水平消隐期间允许执行所述前处理部的动作，在除所述水平消隐期间之外的期间使所述前处理部的动作为待机状态，所述数字信号处理部在所述水平消隐期间与垂直消隐期间允许执行所述信号处理部组的动作。
7.根据权利要求4所述的成像处理系统，所述数字信号处理部在进行最小限度的动作设定时，仅允许执行所述CPU的动作，且使所述处理部组为待机状态，并在所述固体成像传感器的所述模拟电荷信号的输出期间使所述CPU为待机状态，所述最小限度的动作设定包含所述固体成像传感器的所述模拟电荷信号的输出期间中的待机状态的设定。
8.根据权利要求1所述的成像处理系统，所述模拟前端对所述第一数字数据进行并行输出，且在除所述固体成像传感器的水平消隐期间之外的期间，使所述第一数字数据的输出电平固定。
9.根据权利要求2所述的成像处理系统，所述模拟前端在将所述第一数字数据作为并行数据生成之后，通过低电压差分转换， 将该第一数字数据转换为串行数据并传输到所述数字信号处理部，且所述模拟前端在除水平消隐期间之外的期间，使所述数字数据输出部为待机状态，并使所述数字数据输出部的输出电平为固定逻辑。
10.根据权利要求9所述的成像处理系统，所述数字信号处理部在除所述水平消隐期间之外的期间，使所述前处理部为待机状态，且使该数字信号处理部的输出电平为固定逻辑。
11.根据权利要求2所述的成像处理系统，所述模拟前端在将所述第一数字数据作为并行数据生成之后，通过低电压差分转换， 将该第一数字数据转换为串行数据，使用光学设备经由光收发机并通过光纤，将该串行数据向所述数字信号处理部进行光传输，且在除水平消隐期间之外的期间，使所述光收发机与所述数据输出部为待机状态，并使光收发机的输出光电平为暗电平和亮电平之中的任一个。
12.根据权利要求11所述的成像处理系统，所述数字信号处理部经由光纤并通过光接收机接收所述第一数字数据，且在除所述水平消隐期间之外的期间，使所述光接收机为待机状态，并使该处理部内部的输出电平为固定逻辑。
13.根据权利要求11所述的成像处理系统，进一步包括电源供给部，对所述模拟前端与所述数字信号处理部供给电源，所述电源供给部不是将所述模拟前端的基准GND与所述数字信号处理部的基准GND直接连接，而是分别对所述模拟前端与所述数字信号处理部独立供给电源。
14.根据权利要求9所述的成像处理系统，第一存储器控制部根据所述读出时钟信号，从所述存储器读出所述第一数字数据，所述读出时钟信号是以第三整数以上的倍频率，对所述写入时钟信号进行倍频而得到的，所述第三整数是由水平消隐期间与有效信号输出期间的期间长度比构成的第一整数乘以表示A/D转换后的数据总线宽度的第二整数而得到的，所述期间长度比为有效信号输出期间长度/水平消隐期间长度，所述第一整数是将所述期间长度比的小数部分向上取整后得到的，所述数字数据输出部根据传输时钟信号，在所述水平消隐期间对所述第一数字数据进行传输，所述传输时钟信号具有与所述读出时钟信号的读出时钟信号的读出时钟频率相等的传输时钟频率。
15.根据权利要求2所述的成像处理系统，所述第一数字数据为并行数据，所述数字数据输出部的传输速率被设定为使得在所述水平消隐期间完成所述第一数字数据的输出。
16.根据权利要求15所述的成像处理系统，所述数字数据输出部在有效信号输出期间，根据具有第一传输时钟频率的第一传输时钟信号，对所述第一数字数据进行传输，在水平消隐期间，根据具有第二传输时钟频率的第二传输时钟信号，对所述第一数字数据进行传输，所述第二传输时钟频率是以由所述水平消隐期间与所述有效信号输出期间的期间长度比构成的整数以上的倍频率，对所述第一传输时钟频率进行倍频而得到的，所述期间长度比为有效信号输出期间长度/水平消隐期间长度，所述整数是将所述期间长度比的小数部分向上取整后得到的。
17.一种数码相机，包括权利要求1所述的成像处理系统；以及所述固体成像传感器。
全文摘要
为了不使模拟前端所处理的信号的S/N性能劣化，在本发明中，模拟前端在固体成像传感器的消隐期间输出第一数字数据，数字信号处理部在所述消隐期间允许执行该处理部的内部动作，在除所述消隐期间之外的期间使所述内部动作为待机状态。
文档编号H04N5/357GK102210138SQ20088013194
公开日2011年10月5日 申请日期2008年11月21日 优先权日2008年11月21日
发明者秦野敏信 申请人:松下电器产业株式会社