专利名称：一种基于msk差分检测解调的解扩装置及其解扩方法
技术领域：
本发明涉及一种通信系统接收机的解扩装置，尤其涉及一种基于MSK差分检测解调的解 扩装置及其解扩方法，属于扩频通信系统解扩领域。
背景技术：
IEEE802. 15.4标准定义了低速无线个人域网络(LR-WPAN)的物理层和媒体接入控制层两 个规范。IEEE 802.15.4标准的低速率、低功耗和短距离传输的特点使它适合应用于无线传 感器网络领域。IEEE 802. 15. 4标准物理层规定了两个频段即2. 4 GHz频段和868/915 MHz 频段，在全球通用的2.4 GHz频段，规范规定了采用O-QPSK调制方案和直序扩频技术。
因为IEEE802. 15. 4标准采用的O-QPSK调制方案是带半正弦波脉冲整形的0-QPSK调制方 案，所以这种调制方案等价于最小频移键控(MSK)调制，可以采用MSK差分检测解调的方法 及一定的编码处理实现对IEEE802. 15. 4标准已调信号的解调。
采用MSK差分检测解调的方法解调出来的码元和发送端扩频之后得到的码元不一样，需 要对其进行差分编码和(l，-l,-l， l)映射后才能进行一般意义上的解扩。目前一般的解扩方法 是直接对差分检测得到的码元数据进行差分编码，这样会产生连锁效应，即如有一个解调错 误的码元，则差分编码后会使后面解调正确的码元也会变成错误的码元。
发明内容
本发明为解决基于IEEE802. 15.4标准的MSK差分检测解调的解扩问题而提出一种基于 MSK差分检测解调的解扩装置及其解扩方法。
一种基于MSK差分检测解调的解扩装置，其结构包括时钟控制电路、32位移位寄存器、 同或相加电路、32位循环移位寄存器、6位减法器、最大绝对值锁存器、比较器、symbol锁 存器、3位计数器和4位移位寄存器，其中时钟控制电路的输出端分别连接32位循环移位 寄存器的输入端、最大绝对值锁存器的输入端、3位计数器的输入端、symbol锁存器的输入 端和4位移位寄存器的输入端，同或相加电路的输入端分别连接32位移位寄存器的输出端和 32位循环移位寄存器的输出端，同或相加电路的输出端连接6位减法器的输入端，6位减法 器的输出端分别连接symbol锁存器的输入端、比较器的输入端和最大绝对值锁存器的输入 端，最大绝对值锁存器的输出端连接比较器的输入端，比较器的输出端分别连接最大绝对值 锁存器的输入端和symbol锁存器的输入端，3位计数器的输出端连接symbol锁存器的输入 端，symbol锁存器的输出端连接4位移位寄存器的输入端。
一种基于上述基于MSK差分检测解调的解扩装置的解扩方法，包括如下步骤
A. 对IEEE802. 15.4标准规定的symbol0对应的32位PN0码每四个进行(1， _1， -1， 1)映 射得到序列PN0—1;再对该序列PN0」进行差分译码运算，得到码元序列PN(L2;将该码元序 列PN0—2存储在32位循环移位寄存^里；
B. 同或相加电路对每接收到的32位数据与码元序列PN0_2及其在时钟控制下的每循环右移四 位序列进行同或相关运算，得到相关值logic_CValUe，该相关值logiC_CValUe在6位减法器 中减去16得至U signed—cvalue;
C. 根据步骤B中得到的signed—cvalue的符号来判别symbol的大致区间如果signed—cvalue 为正，则symbol在0 7间，如果signed—cvalue为负，贝lj symbol在8 15间；
D. 将根据步骤B中得到的signed—cvalue S]绝对值与最大绝对值锁存器中的值相比较，如果 signed—cvalue的绝对值大，则『每其存入最大绝对值锁存器中，同时bigger信号有效，
3signed一cvalue的符号值在bigger信号有效时存入symbol锁存器中的最高位；3位计数器在 smbclk—en信号有效时开始计数，每接收到一个cclk_en脉冲信号3位计数器就加一，如果 bigger信号有效，则将3位计数器的值存入symbol ^存器中的低三位； E. symbol锁存器中的值在smbclk_en信号有效时被载入4位移位寄存器，在bitclk_en信号 的控制下进行并串转换，串行输A的即为最终解扩出来的比特数据。
本发明是一种适用于IEEE802. 15. 4标准的基于MSK差分检测解调的解扩装置及其解扩方 法，通过对已知PN码预编码的处理，可以避免因一位解调数据错误而造成编码后所有正确数 据都出现错误的情况；预编码处理后的PN码具有特殊的相关特性，与一般的相关解扩方法比 较，可使相关运算量减少一半，系统如果是用串行相关器，可使工作频率降低，降低电路功 耗，如果是并行相关器，可使电路更简单。
图1是本发明装置的结构示意图。 图2是本发明解扩方法流程图。
图3是IEEE 802. 15. 4标准规定的symolO对应PN码的自相关函数图及symolO和symbo18 对应PN码的互相关函数图。
图4是IEEE 802. 15. 4标准规定的PN码经过预编码处理后symolO对应PN码的自相关函 数图及symolO和symbo18对应PN码的互相关函数图。
具体实施例方式
如图1所示， 一种基于MSK差分检测解调的解扩装置，其结构包括时钟控制电路、32 位移位寄存器、同或相加电路、32位循环移位寄存器、6位减法器、最大绝对值锁存器、比 较器、symbol锁存器、3位计数器和4位移位寄存器，其中同或相加电路可用32位同或串 行或并行相关器，时钟控制电路的输出端分别连接32位循环移位寄存器的输入端、最大绝对 值锁存器的输入端、3位计数器的输入端、symbol锁存器的输入端和4位移位寄存器的输入 端，同或相加电路的输入端分别连接32位移位寄存器的输出端和32位循环移位寄存器的输 出端，同或相加电路的输出端连接6位减法器的输入端，6位减法器的输出端分别连接symbol 锁存器的输入端、比较器的输入端和最大绝对值锁存器的输入端，最大绝对值锁存器的输出 端连接比较器的输入端，比较器的输出端分别连接最大绝对值锁存器的输入端和symbol锁存 器的输入端，3位计数器的输出端连接symbol锁存器的输入端，symbol锁存器的输出端连接 4位移位寄存器的输入端。
图2所示为本发明解扩方法，其扩展后步骤为
A. 对IEEE802. 15.4标准规定的symbol0对应的32位PN0码每四个进行(1， -1， _1， 1)映 射得到序列PN0j;再对该序列PN0_1进行差分译码运算，得到码元序列PN0—2;将该码元序 列PN0_2存储在32位循环移位寄存^里；
B. 同或相加电路对每接收到的32位数据与码元序列PN(L2及其在时钟控制下的每循环右移四 位序列进行同或相关运算，得到相关值logic_cvalue， iS相关值logic一cvalue在6位减法器 中减去16得至lj signed—cvalue;
C. 根据步骤B中得到的signed一cvalue的符号来判别symbol的大致区间如果signed—cvalue 为正，则symbol在0 7间，如果signed—cvalue为负，则symbol在8 15间；
D. 将根据步骤B中得到的signecLcvalue S]绝对值与最大绝对值锁存器中的值相比较，如果 signecLcvalue的绝对值大，则T每其存入最大绝对值锁存器中，同时bigger信号有效， signed—cvalue的符号值在bigger信号有效时存入symbol锁存器中的最高位；3位计数器在 smbclk—en信号有效时开始计数，每接收到一个cclk_en脉冲信号3位计数器就加一，如果 bigger信号有效，则将3位计数器的值存入symbol ^存器中的低三位；
4E. symbol锁存器中的值在smbclk_en信号有效时被载入4位移位寄存器，在bitclk—en信号 的控制下进行并串转换，串行输^的即为最终解扩出来的比特数据。
本发明解扩装置的实现方案可用于采用IEEE802. 15. 4标准的基于MSK差分检测解调的接 收机中，能有效地实现差分检测数据的解扩。IEEE802. 15.4标准规定发送端采用带半正弦波 整形的0-QPSK调制，它等效于MSK调制，假设发送的数据^to—&，串并转换为同向支路/(0 、
正交支路g(O,如果采用MSK调制则波形表示为
= /(,) sin(芸)cos(2tt/力—cos(芸)sin(2;r/力=-sin(2;ry^ + "芸+ 0(0)
其中(^)在每个r时间内为常数0或者"，d = /0) 2(0 = ^to —^0) ^^—^0-r);
对s(/)差分检测后得到的是数据"，所以还要对数据"经过差^编码才能得到^to—化。 注意到MSK调制和IEEE802. 15. 4标准的调制方式还是有差别的，IEEE802. 15. 4标准中/路和
g路直接乘上正半正弦波，而MSK信号/路乘以周期4r的正弦波，g路乘以周期4r的余弦 波，所以半正弦波整形的0-QPSK调制波和MSK调制波的发送数据有一定的关系
麵，"，麵，*2 , ，麵，"=麵附M ，-如"鹏42 ,-血"』,麵滅4
所以对于利用MSK信号的特性进行差分检测出来的数据，须经过差分编码和(1， -1， -l， 1)映射后才能利用IEEE802. 15. 4标准规定的PN码进行相关运算，但是这种方法有一个严重 的不足就是如果差分检测得到的数据有一个出错，则经过差分编码后会影响到后面正确的 数据。因为本地的PN码是已知确定的，如果对它进行相反的处理，即(1， -1， -1， 1)映射 和差分译码后得到新的码元序列，再利用这个新的码元序列和差分检测出来的数据进行相关 运算，也可以实现解扩。
时钟控制电路利用系统时钟in—clk和同步电路输出的位同步时钟脉冲in_chipclk—en产 生smbclk—en， cclk—en禾口 bitclk_en脉冲信号，in—chipclk一en、 smbclk_en、 cclk一en禾口 bitclk—en信号高电早的持续时间都是in_clk—的一个it钟周期。假设in_clk是16MHz，则4 个in_chipclk—en对应1个cclk—en， 16个in_chipclk—en对应1个smbclk—en， 1个smbclk一en 对应4个bitclk—en。如图1所示，cclk一en分别输tf给32位循环移位寄—存器、最大绝xf值 锁存器和3位计i器；smbclk—en分别输出给最大绝对值锁存器、3位计数器、symbol锁存 器和4位移位寄存器；bitclk_en输出给4位移位寄存器。
对PNO码元序列的预编码处理可以利用软件实现，然后将运算得到的新码元在smbclk一en 信号有效时载入32位循环移位寄存器，每当cclk—en有效时，32位循环移位寄存器数据循 环右移4位；32位移位寄存器和32位循环移位寄i器的输出数据经同或相加电路对应位分 别进行同或运算再相加得到逻辑相关值logic—cvalue，因为logic—cvalue是经过同或逻辑 运算得到的，而不是根据对应位相同加1、不Sl减1的算术运算来做的，为了利用图4所示 的相关特性，logic_cvalue经过6位减法器减去一个常数16得到signed_cvalue，此时 signecLcvalue与图4中的相关函数值有相似的特性，即预编码处理后symbolO对应PN码 的自相^函数和symbolO与symbo18对应PN码的互相关函数大致相反的关系，当用预编码处 理后symbolO对应PN码及其移位码元与数据进行相关运算时，可根据2个smbclk_en之间 signed_cvalue绝对值最大时对应signed_cvalue的符号判别symbol的大致范围，,为正， 则symbol在0 7之间，反之，则在8 15之间，由此，只需对每接收的32个码元数据进行 8次相关运算就可得出symbol。每当smbclk—en信号有效时最大绝对值锁存器和3位计数器 清零，之后每当cclk_en信号有效时，比较^对最大绝对值锁存器中的值和signecLcvalue 的绝对值进行一次比^，若signed一cvalue的绝对值较大，则bigger信号有效，同B 最大绝 对值锁存器在下一个时钟上升沿it存signecLcvalue的绝对值，symbol锁存器则锁存 signed_cvalue的符号值作为MSB和3位计数器中的值作为低三位。同时在smbclk_en有效 时，4位移位寄存器载入symbol锁存器的值，在bitclk一en的控制下进行并串转换完成解扩。
权利要求
1、一种基于MSK差分检测解调的解扩装置，其特征在于包括时钟控制电路、32位移位寄存器、同或相加电路、32位循环移位寄存器、6位减法器、最大绝对值锁存器、比较器、symbol锁存器、3位计数器和4位移位寄存器，其中时钟控制电路的输出端分别连接32位循环移位寄存器的输入端、最大绝对值锁存器的输入端、3位计数器的输入端、symbol锁存器的输入端和4位移位寄存器的输入端，同或相加电路的输入端分别连接32位移位寄存器的输出端和32位循环移位寄存器的输出端，同或相加电路的输出端连接6位减法器的输入端，6位减法器的输出端分别连接symbol锁存器的输入端、比较器的输入端和最大绝对值锁存器的输入端，最大绝对值锁存器的输出端连接比较器的输入端，比较器的输出端分别连接最大绝对值锁存器的输入端和symbol锁存器的输入端，3位计数器的输出端连接symbol锁存器的输入端，symbol锁存器的输出端连接4位移位寄存器的输入端。
2、 一种基于权利要求1所述的基于MSK差分检测解调的解扩装置的解扩方法，其特征在 于包括如下步骤A. 对IEEE802. 15.4标准规定的symbol0对应的32位PN0码每四个进行(1， _1， _1， 1)映 射得到序列PN0j;再对该序列PN0—1进行差分译码运算，得到码元序列PN0—2;将该码元序 列PN0_2存储在32位循环移位寄存:器里；B. 同或相加电路对每接收到的32位数据与码元序列PN0—2及其在时钟控制下的每循环右移四 位序列进行同或相关运算，得到相关值logic—cvalue， iS相关值logic—cvalue在6位减法器 中减去16得至U signed—cvalue;C. 根据步骤B中得到的signed—cvalue的符号来判别symbol的大致区间如果signed_cvalue 为正，贝ij symbol在0 7间，如果signed—cvalue为负，则symbol在8 15间；D. 将根据步骤B中得到的signecLcvalue S]绝对值与最大绝对值锁存器中的值相比较，如果 signecLcvalue的绝对值大，则T每其存入最大绝对值锁存器中，同时bigger信号有效， signed—cvalue的符号值在bigger信号有效时存入symbol锁存器中的最高位；3位计数器在 smbclk—en信号有效时开始计数，每接收到一个cclk_en脉冲信号3位计数器就加一，如果 bigger信号有效，则将3位计数器的值存入symbol i存器中的低三位；E. symbol锁存器中的值在smbclk_en信号有效时被载入4位移位寄存器，在bitclk—en信号 的控制下进行并串转换，串行输^的即为最终解扩出来的比特数据。
全文摘要
本发明公开了一种基于MSK差分检测解调的解扩装置及其解扩方法，属于扩频通信系统解扩领域。其结构包括时钟控制电路、32位移位寄存器、同或相加电路、32位循环移位寄存器、6位减法器、最大绝对值锁存器、比较器、symbol锁存器、3位计数器和4位移位寄存器；该装置的解扩方法为将接收数据与预编码处理后得到的码元序列PN0_2进行相关运算得到相关值，该相关值进入符号判别器进行符号判别得到symbol，将symbol载入4位移位寄存器进行并串转换最后得到解扩出的比特数据。本发明准确性好，运算量小，电路功耗低。
文档编号H04L27/227GK101483625SQ20091002508
公开日2009年7月15日 申请日期2009年2月17日 优先权日2009年2月17日
发明者昊 刘, 吴建辉, 玲 唐, 姚国良, 时龙兴, 蒋富龙 申请人:东南大学