专利名称：一种基于msk差分检测解调的解扩装置的制作方法
技术领域：
本实用新型涉及一种通信系统接收机的解扩装置，尤其涉及一种基于MSK差分检测解调的解扩装置，属于扩频通信系统解扩领域。
背景技术：
IEEE802. 15. 4标准定义了低速无线个人域网络(LR-WPAN)的物理层和媒体接入控制层两个规范。IEEE 802.15.4标准的低速率、低功耗和短距离传输的特点使它适合应用于无线传感器网络领域。TEEE 802. 15. 4标准物理层规定了两个频段即2. 4 GHz频段和868/915 MHz频段，在全球通用的2.4 GHz频段，规范规定了采用O-QPSK调制方案和直序扩频技术。
因为IEEE802. 15. 4标准采用的0-QPSK调制方案是带半正弦波脉冲整形的0-QPSK调制方案，所以这种调制方案等价于最小频移键控(MSK)调制，可以采用MSK差分检测解调的方法及一定的编码处理实现对IEEE802. 15. 4标准己调信号的解调。
现有技术中，解扩装置直接对解调数据进行差分编码，再进行相关运算，同或相关电路中的同或相关器数量较多，使得电路较为复杂。
发明内容
本实用新型为解决解扩中相关运算量的问题而提出一种基于MSK差分检测解调的解扩装置。
一种基于MSK差分检测解调的解扩装置，其结构包括时钟控制电路、32位移位寄存器、同或相加电路、32位循环移位寄存器、6位减法器、最大绝对值锁存器、比较器、symbol锁存器、3位计数器和4位移位寄存器，其中时钟控制电路的输出端分别连接32位循环移位寄存器的输入端、最大绝对值锁存器的输入端、3位计数器的输入端、symbol锁存器的输入端和4位移位寄存器的输入端，同或相加电路的输入端分别连接32位移位寄存器的输出端和32位循环移位寄存器的输出端，同或相加电路的输出端连接6位减法器的输入端，6位减法器的输出端分别连接symbol锁存器的输入端、比较器的输入端和最大绝对值锁存器的输入端，最大绝对值锁存器的输出端连接比较器的输入端，比较器的输出端分别连接最大绝对值锁存器的输入端和symbol锁存器的输入端，3位计数器的输出端连接symbol锁存器的输入端，symbol锁存器的输出端连接4位移位寄存器的输入端。
本实用新型是一种适用于IEEE802. 15. 4标准的基于MSK差分检测解调的解扩装置，其解扩中相关运算量较一般解扩方法减少了一半，同或相加电路中相关器数量的减少使系统功耗降低，电路简单。
图1是本实用新型的结构示意图。
具体实施方式
如图1所示， 一种基于MSK差分检测解调的解扩装置，其结构包括时钟控制电路、32位移位寄存器、同或相加电路、32位循环移位寄存器、6位减法器、最大绝对值锁存器、比较器、symbol锁存器、3位计数器和4位移位寄存器，其中同或相加电路可用32位串行或并行相关器，时钟控制电路的输出端分别连接32位循环移位寄存器的输入端、最大绝对值锁存器的输入端、3位计数器的输入端、symbol锁存器的输入端和4位移位寄存器的输入端，同或相加电路的输入端分别连接32位移位寄存器的输出端和32位循环移位寄存器的输出端，同或相加电路的输出端连接6位减法器的输入端，6位减法器的输出端分别连接symbol锁存器的输入端、比较器的输入端和最大绝对值锁存器的输入端，最大绝对值锁存器的输出端连接比较器的输入端，比较器的输出端分别连接最大绝对值锁存器的输入端和symbol锁存器的输入端，3位计数器的输出端连接symbol锁存器的输入端，symbol锁存器的输出端连接4位移位寄存器的输入端。
时钟控制电路利用系统时钟in—clk和同步电路输出的位同步时钟脉冲in—chipclk—en产生smbclk—en， cclk—en禾口 bitclk—en脉冲信号，in_chipclk_en、 smbclk—en、 cclk一en和bitclk—en信号高电早的持续时间者l^是in_clk的一个it钟周期。假设in_clk是16MHz，则4个in—ch丄pclk—en对应1个cclk—en， 16个in—chipc] k—en对应1个smbclk—en， 1个smbclk—en对应4个bitclk—en。如图l所示，cclk_en分别输t^给32位循环移位寄一存器、最大绝^值锁存器和3位计i器；smbclk一en分别输出给最大绝对值锁存器、3位计数器、symbol锁存器和4位移位寄存器；bitclk一en输出给4位移位寄存器。
解扩方法为对IEEE802. 15.4标准规定的symbo10对应的32位PN0码每四个进行(1，-1，-l，l)的映射得到序列PN0_1，再对其进行差分译码运算得到码元序列PN0—2，将码元序列PN0一2存储在32位循环移位寄存器里；每接收到的32位数据与码元序列PN0—2及其在时钟控制下每右移四位序列进行同或相关运算，得到相关值logic—cvalue， logiC_cvalUe在6位减法器中减去16得到signed—cvalue; signed—cvalue的绝对值与最大绝对j锁存器中的值相比较，如果signed—cvalue^]绝对值大则将g存入最大绝对值锁存器，同时bigger信号有效，signed—cvalue fif符号值在bigger信号有效时存入symbol锁存器的最高位；3位计数器在smbclk—en有效时开始计数，每收到一个cclk—en脉冲3位计数器加一，如果bigger信号有效，则将3位计数器的值存入symbol锁存器+的低三位；symbol锁存器中的值在smbclk—en有效时被载入4位移位寄存器，在bitclk—en的控制下进行并串转换，串行输出的即为最终解扩出来的比特数据。
权利要求1、一种基于MSK差分检测解调的解扩装置，其特征在于包括时钟控制电路、32位移位寄存器、同或相加电路、32位循环移位寄存器、6位减法器、最大绝对值锁存器、比较器、symbol锁存器、3位计数器和4位移位寄存器，其中时钟控制电路的输出端分别连接32位循环移位寄存器的输入端、最大绝对值锁存器的输入端、3位计数器的输入端、symbol锁存器的输入端和4位移位寄存器的输入端，同或相加电路的输入端分别连接32位移位寄存器的输出端和32位循环移位寄存器的输出端，同或相加电路的输出端连接6位减法器的输入端，6位减法器的输出端分别连接symbol锁存器的输入端、比较器的输入端和最大绝对值锁存器的输入端，最大绝对值锁存器的输出端连接比较器的输入端，比较器的输出端分别连接最大绝对值锁存器的输入端和symbol锁存器的输入端，3位计数器的输出端连接symbol锁存器的输入端，symbol锁存器的输出端连接4位移位寄存器的输入端。
专利摘要本实用新型公开了一种基于MSK差分检测解调的解扩装置，属于扩频通信系统解扩领域。其结构包括时钟控制电路、32位移位寄存器、同或相加电路、32位循环移位寄存器、6位减法器、最大绝对值锁存器、比较器、symbol锁存器、3位计数器和4位移位寄存器；使用该装置进行解扩可以使相关运算量减少一半，如果同或相加电路是用串行相关器，可降低工作频率和电路功耗，如果是并行相关器，可简化电路。
文档编号H04B1/69GK201341132SQ20092003708
公开日2009年11月4日 申请日期2009年2月17日 优先权日2009年2月17日
发明者昊 刘, 吴建辉, 玲 唐, 姚国良, 时龙兴, 蒋富龙 申请人:东南大学