专利名称：一种并行的帧内预测帧编码方法
技术领域：
本发明涉及视频编码领域，特别是一种并行的帧内预测帧编码的硬件设计算法。
背景技术：
H. 264是目前最新的国际视频压缩标准。在所有视频编码标准中，H. 264拥有最高 的编码效率，主要是因为采用的更精确的帧内预测(intra prediction)和帧间预测(inter prediction)。但是这些编码效率的提高都会伴随着编码复杂度的提高，为实现实时算法提 出了新的挑战。在H. 264帧内预测编码系统中，预测数据使用前面编码后重建的像素作为预测 值。原始数据与通过使用帧内预测算法产生出的预测数据相减得到残差，系统对残差编码， 从而提高了编码效率。对于亮度，H. 264的帧内预测采用了 4X4和16X16两种预测方法来产 生预测数据，其中4X4预测共有九种预测方法(预测模式见图1)，16X16有4种预测方法； 对于色度，H. 264 一共有4种预测模式，和16X16的亮度预测模式一样。
发明内容
在本发明中，我们提出了一种基于H. 264的低成本实时I帧编码系统，包括一套低 成本的帧内预测算法的硬件实现，低成本的I帧编码算法硬件实现。本发明的帧内预测算法的硬件实现方案如下1. 1.总体设计如图2所示。亮度和色度预测宏块由该硬件产生、并行处理，从而能 够获得更好的吞吐量。其中上面部分计算亮度的16x16预测数据和色度的预测数据，下面 部分计算亮度4x4的预测数据。其中上面部分的当前宏块寄存器保存当前宏块的像素值，包括色度和亮度所以需 要384Byte。下面部分的当前宏块寄存器只需要256Byte，因为只需要保存亮度像素值。上 面部分的预测缓存包含了 384Byte，下面部分的预测缓存只需要16Byte，全局邻近缓存存 储当前宏块的周围重建数据。下面部分的本地邻近缓存存放4x4预测所需要的周边像素， 包含图一中的像素A到M，一共16个Byte。1. 2. 4x4亮度预测的硬件结构从图1 我们发现(A+B)、(B+C)、(C+D)、(D+E)、(E+F)、(F+G)、(G+H)、(J+K)、(I+J)、 (M+I)、(M+A)等是这些模式里面的一些公因子，计算出这些公共因子，存放在寄存器中备用。在我们的硬件实现中，产生虹4的亮度预测像素的关键路径如图3所示。其中的 寄存器组REG_L0_0到REG_L0_11存放12个公因子，寄存器组REG_L1_0到REG_L1_11存放 其他要用的到中间结果。如果上面相邻块和左边相邻块都存在，那么，整个htra4x4预测 将耗时165个周期。既然各种模式的计算顺序不会对结果产生影响，可以让加法器的输入 保持连续，这样就能够减少加法器输入端的切换，从而降低了功耗。1. 3. 16x16亮度预测和色度预测的硬件结构
水平、垂直和DC这三种模式可以使用加法器和位移器直接实现。而Plane模式 的详见图4。16x16预测的关键路径和4x4预测的关键路径类似。首先计算出CO、(C0+b)、 (C0+2b)和(⑶+北)，并将结果保存在缓存中。然后利用这些中间结果产生预测数据。如果 相邻的上边数据和左边数据都存在，那么完成16X16预测需要1127个周期，其中plane模 式需要340个周期。对于色度预测来说，和亮度16x16模式一致，通过所以使用了相同的硬 件结构，在此结构下，完成色度的预测需要302个周期。本发明的I帧编码算法的硬件实现方案如下2.1模式选择模块硬件结构模式选择模块硬件包含帧内预测、模式选择、Hadamard变换。整个硬件模块由两 个部分并行运算一部分计算亮度16x16模式和色度模式，另外一部分计算虹4亮度模式选 择。见图5。2. 2残差系数编码器硬件结构残差系数编码器包括DCT变换、量化、逆DCT变换、反量化和熵编码部分，见图6。本发明所示的编码器在使用Verilog RTL实现后，在Xilinx Vertex II上综合运 行，在71MHz的主频下，平均5150个周期就能够完成一个宏块的处理，在整体上达到CIF序 列平均35帧每秒的速度。
下面结合附图做一些说明。图1 H. 264定义的Intra 4x4的九种模式。图2帧内预测算法的总体设计图。图3 4x4的亮度预测像素的关键路径图。图4 Plane模式的详细设计图。其中，ρ表示相邻像素，Clipl函数将输入转换到0到255之间。Clipl (χ)当χ > 255 时 clipl(x) = 255 ；当 χ < 0 时，clipl(x) = 0 ；当 χ 为其他值时 clipl(x) = χ。图5模式选择模块硬件设计图。图6残差系数编码器硬件设计图。具体实施过程对本帧内预测帧编码的硬件设计算法，具体实施步骤描述如下1. 1根据图2进行总体设计。亮度和色度预测宏块由该硬件产生、并行处理，从而 能够获得更好的吞吐量。其中上面部分计算亮度的16x16预测数据和色度的预测数据，下 面部分计算亮度4x4的预测数据。1. 2根据产生4x4的亮度预测像素的关键路径(如图3所示)，完成4x4亮度预 测的硬件设计。其中的寄存器组REG_L0_0到REG_L0_11存放12个公因子，寄存器组REG_ L1_0到REG_L1_11存放其他要用的到中间结果。1. 3由于16x16预测的关键路径和4x4预测的关键路径类似，根据图3完成16x16 亮度预测和色度预测的硬件设计，用加法器和位移器搭建水平、垂直、DC这三种模式，根据 图4搭建Plane模式。2. 1根据图5，完成模式选择模块硬件设计。这部分包含帧内预测、模式选择、Hadamard变换，由两个部分并行运算一部分计算亮度16x16模式和色度模式，另外一部分 计算4x4亮度模式选择。 2. 2根据图6，完成残差系数编码器硬件设计。这部分包含DCT变换、量化、逆DCT 变换、反量化和熵编码部分。
权利要求
1. 一种并行的帧内预测帧编码的硬件设计算法，其特征在于，包括如下部分1.1)帧内预测算法硬件总体设计。1.2)帧内预测算法4x4亮度预测的硬件设计。1.3)帧内预测算法16x16亮度预测和色度预测的硬件设计。2.1)1帧编码算法的模式选择模块硬件设计。2. 2) I帧编码算法的残差系数编码器硬件设计。
2.如权利要求1所述的并行的帧内预测帧编码的硬件设计算法，其特征在于所述步骤 1.1)中帧内预测算法硬件总体设计总体设计如图2所示。亮度和色度预测宏块由该硬件产生、并行处理，其中上面部分计 算亮度的16x16预测数据和色度的预测数据，下面部分计算亮度虹4的预测数据。
3.如权利要求1所述的并行的帧内预测帧编码的硬件设计算法，其特征在于所述步骤 1. 2)中帧内预测算法4x4亮度预测的硬件设计在我们的硬件实现中，产生4x4的亮度预测像素的关键路径如图3所示。其中的寄存 器组REG_L0_0到REG_L0_11存放12个公因子，寄存器组REG_L1_0到REG_L1_11存放其他 要用的到中间结果。
4.如权利要求1所述的并行的帧内预测帧编码的硬件设计算法，其特征在于所述步骤1.3)中帧内预测算法16x16亮度预测和色度预测的硬件设计由于16x16预测的关键路径和4x4预测的关键路径类似，根据图3完成16x16亮度预 测和色度预测的硬件设计，用加法器和位移器搭建水平、垂直、DC这三种模式，根据图4搭 建Plane模式。
5.如权利要求1所述的并行的帧内预测帧编码的硬件设计算法，其特征在于所述步骤2.1)中I帧编码算法的模式选择模块硬件设计根据图5，完成模式选择模块硬件设计。这部分包含帧内预测、模式选择、Hadamard变 换，由两个部分并行运算一部分计算亮度16x16模式和色度模式，另外一部分计算4x4亮 度模式选择。
6.如权利要求1所述的并行的帧内预测帧编码的硬件设计算法，其特征在于所述步骤 2. 2)中I帧编码算法的残差系数编码器硬件设计根据图6，完成残差系数编码器硬件设计。这部分包含DCT变换、量化、逆DCT变换、反 量化和熵编码部分。
全文摘要
一种并行的帧内预测帧编码算法，具有的实时编码能力，使之能够用于各种便携式应用中。本算法包括帧内预测各种模式、I帧编码的模式选择和残差系数编码，覆盖H.264的所有帧内预测帧的特性。经过Verilog HDL硬件实现后测试，系统能够在71MHz的主频下实现CIF实时编码，平均帧率达到35FPS(frame/second)。
文档编号H04N7/32GK102148994SQ20101010622
公开日2011年8月10日 申请日期2010年2月4日 优先权日2010年2月4日
发明者杨华岚 申请人:成都市世嘉电子实业有限公司