专利名称：一种视频解码中的整数反变换装置的制作方法
技术领域：
本发明涉及视频解码领域，特别涉及一种视频解码中的整数反变换技术。
背景技术：
绝大多数图像都有一个共同的特征平坦区域和内容缓慢变化的区域占据一幅图像的大部分，而内容突变区域和细节区域则占很小的部分，也就是说，图像中直流和低频区占大部分，高频区占小部分，这样，如果将空间域的图像变换到频域，就会产生相关性很小的一些变换系数，并可以对其进行压缩编码，图像从空间域变换到频域称为变换编码，而将其逆过程称为反变换编码。常用的变换方法包括离散余弦变换(Discrete Cosine Transformation, DCT), Mpeg2, H. 263等视频格式都是采用这种离散余弦变换方法，这种方法具有很好的能量压缩特性，但是由于DCT变换方法需要浮点运算，造成计算复杂度较高，增加了硬件成本。这种情况下，出现了整数余弦变换(Integer CosineTransformation, ICT)方法，ICT变换矩阵的各个元素都是整数，因此可以通过移位运算和加法运算来替代乘法运算，这样就降低了硬件实现的复杂度。H. 264, VCU AVS和RMVB等视频编码视频格式采用了这种整数余弦变换方法，所不同的是各视频格式的变换矩阵有所区别。移位运算就是在二进制的基础上对数字进行平移，按照平移的方向和填充数字的规则分为三种左移，用<<表示；带符号右移，用>> 表示；无符号右移，用>>>表示。每个视频格式的ICT反变换核心公式的形式相同，如公式1所示X = CY C.....................公式 1其中Y为需要反变换的矩阵，X为反变换结果，C为转换系数矩阵，除VCl的8x4 转换与4x8转换外，C’为C矩阵的转秩矩阵，不同视频格式的ICT反变换核心公式中采用不同的C矩阵进行运算。由于ICT的核心在于矩阵变换，如何利用较少的硬件单元兼容多种视频格式的 ICT反变换，是设计ICT反变换装置时需要考虑的问题。
发明内容
本发明实施例提供一种视频解码中的整数反变换装置，实现在兼容不同视频格式的ICT反变换时，减少硬件单元的数量。一种视频解码中的整数反变换装置，包括存储单元，用于接收进行整数反变换运算的各行数据并输出；整数反变换单元，用于在视频格式选择控制信号和行/列选择信号的控制下，根据不同视频格式的行反变换公式Y’ = YC对所述存储单元输出的相应视频格式的行数据依次进行行变换运算后获得中间结果；将中间结果输出给所述存储单元保存；并根据列反变换公式X = C’ Y’对所述存储单元输出的中间结果依次进行列反变换运算后获得整数反变换运算结果，其中Y为由需要进行整数反变换的各行数据组成的矩阵，C为相应视频格式的转换系数矩阵，Y’中间结果的数据组成的矩阵，C’为C的转置矩阵，X为整数反变换后的各行数据组成的矩阵；控制器，用于控制所述存储单元接收和输出各行数据，并向所述整数反变换单元输出视频格式选择控制信号，以及行/列选择信号。本发明实施例提供的整数反变换装置能够兼容不同视频格式的整数反变换，并且对每种视频格式的数据进行整数反变换时，根据相同的公式实现行与列的反变换，从而利用同样的运算电路实现分别进行行反变化和列反变换时，因此减少了整数反变换装置所需的运算单元数量，并且不同视频格式的整数反变化共享控制器、存储单元以及运算单元，进一步减少了硬件单元的数量。
图1为本发明实施例一提供的整数反变换装置的第一级电路结构示意图；图2为本发明实施例提供的整数反变换装置的第二级电路的第1部分电路结构示意图；图3为本发明实施例提供的整数反变换装置的第二级电路的第2部分电路结构示意图；图4为本发明实施例提供的整数反变换装置的第二级电路的第3部分电路结构示意图；图5为本发明实施例提供的整数反变换装置的第三级电路的电路结构示意图；图6为利用本发明实施例提供的整数反变换装置进行H. 264视频格式数据进行反变换运算时前12拍的时序图；图7为利用本发明实施例提供的整数反变换装置进行H. 264视频格式数据进行反变换运算时后8拍的时序图；图8为利用本发明实施例提供的整数反变换装置进行rmvb视频格式数据进行反变换运算时前12拍的时序图；图9为利用本发明实施例提供的整数反变换装置进行rmvb视频格式数据进行反变换运算时后8拍的时序图；图10为利用本发明实施例提供的整数反变换装置进行vcl视频格式数据进行4 输入反变换运算时前12拍的时序图；图11为利用本发明实施例提供的整数反变换装置进行vcl视频格式数据进行4 输入反变换运算时后8拍的时序图；图12为利用本发明实施例提供的整数反变换装置进行vcl视频格式数据进行8 输入反变换运算时前8拍的时序图；图13为利用本发明实施例提供的整数反变换装置进行vcl视频格式数据进行8 输入反变换运算时后8拍的时序图；图14为本发明实施例提供的整数反变换装置的结构框图。
具体实施例方式下面首先详细说明本发明实施例的实现原理，ICT反变换的核心在于矩阵变换，分析公式1可知，C’ YC的计算可以分解为如下两个步骤第一步骤进行Y’ = YC的计算，保存中间结果Y’ ；第二步骤利用保存的Y’进行X = C’ Y’的计算；以4x4矩阵的反变换为例，如果设矩阵C为cOOc01c02c03
clOcllcl2cl3
c20c21c22c23
c30c31c32c33
设矩阵Y为
yOOy01y02y03
ylOyiiyl2yl3
y20y2iy22y23
y30y3iy32y33
则YC相乘后得到的结果为Y’矩阵
y'00 y'01y' 02 y'03
y'10 y'11y' 12 y'13
y'20 y'21y' 22 y'23
y'30 y'31y' 32 y'33计算过程中，以第一行行变换的四个数据为例，输入Y矩阵的第一行四个数据，将得到Y’矩阵第一行的四个数据y， 00 = y00*c00+y01*cl0+y02*c20+y03*c30y， 01 = y00*c01+y01*cll+y02*c21+y03*c31y， 02 = y00*c02+y01*cl2+y02*c22+y03*c32y， 03 = y00*c03+y01*cl3+y02*c23+y03*c33同理，上述公式输入Y矩阵的第二行，得到Y’矩阵第二行的四个数据y， 10 = yl0*c00+yll*cl0+yl2*c20+yl3*c30y， 11 = yl0*c01+yll*cll+yl2*c21+yl3*c31y， 12 = yl0*c02+ylI*cl2+yl2*c22+yl3*c32y， 13 = yl0*c03+ylI*cl3+yl2*c23+yl3*c33同理，输入Y矩阵的第三行，将得到Y’矩阵第三行的四个数据；输入Y矩阵的第四行，将得到Y’矩阵第四行的四个数据。比较第一行的计算公式与第二行的计算公式，两者除了输入的数据由第一行数据换成第二行外，其余的系数是固定的。在得到完整的Y’矩阵后，进行第二个步骤X = C’ Y’的运算，首先输入Y’的第一列，将得到X矩阵第一列数据x00 = y' 00*c00+y， 10*cl0+y， 20*c20+y， 30*c30
xlO = y' 00*c01+y， 10*cll+y， 20*c21+y， 30*c31x20 = y' 00*c02+y， 10*cl2+y， 20*c22+y， 30*c32x30 = y' 00*c03+y， 10*cl3+y， 20*c23+y， 30*c33同理，上述公式输入Y’矩阵的第二列，得到X矩阵第二列的四个数据x01 = y' 01*c00+y' ll*clO+y， 21*c20+y' 31*c30xll = y， 01*c01+y， ll*cll+y， 21*c21+y， 31*c31x21 = y' 01*c02+y， ll*cl2+y， 21*c22+y， 31*c32x31 = y' 01*c03+y' ll*cl3+y， 21*c23+y' 31*c33分别输入Y’矩阵的第三列，第四列，将相应得到X矩阵第三、四列的四个数据。同时，比较第一个步骤的第一行的计算公式与第二个步骤第一列的计算公式，发现除了输入由行变换为列以外，其余的系数均保持不变，因此，可以使用如下统一的公式2 实现行与列的反变换计算。y0 = a0*c00+al*cl0+a2*c20+a3*c30yl = a0*c01+al*cll+a2*c21+a3*c31y2 = a0*c02+al*cl2+a2*c22+a3*c32y3 = a0*c03+al*cl3+a2*c23+a3*c33其中，aO, al, a2, a3代表的需要反变换的行或者列，y0, yl, y2，y3代表反变换输出的行或者列。为了表述方便，将上述第一个步骤称为行反变换，第二个步骤称为列反变换。
H. 264与rmvb视频格式由于一般使用4x4大小的矩阵进行反变换，所以，可以使用上述公式(1)实现反变换计算。VCl的视频格式反变换可能涉及到虹4，虹8，8x4，8x8的矩阵变换，因此，除上述公式外可能还需要下面的公式3 y0 = a0*c00+al*cl0+a2*c20+a3*c30+a4*c40+a5*c50+a6*c60+a7*c70yl = a0*c01+al*cll+a2*c21+a3*c31+a4*c41+a5*c51+a6*c61+a7*c71y2 = a0*c02+al*cl2+a2*c22+a3*c32+a4*c42+a5*c52+a6*c62+a7*c72y3 = a0*c03+al*cl3+a2*c23+a3*c33+a4*c43+a5*c53+a6*c63+a7*c73y4 = a0*c04+al*cl4+a2*c24+a3*c34+a4*c44+a5*c54+a6*c64+a7*c74y5 = a0*c05+al*cl5+a2*c25+a3*c35+a4*c45+a5*c55+a6*c65+a7*c75y6 = a0*c06+al*cl6+a2*c26+a3*c36+a4*c46+a5*c56+a6*c66+a7*c76y7 = a0*c07+al*cl7+a2*c27+a3*c37+a4*c47+a5*c57+a6*c67+a7*c77H. 264, vcl, rmvb均可以使用上述的公式2和公式3实现整数反变换，具体的一、h264 视频格式根据上述详细介绍，如果以亮度AC4x4矩阵块为例，要实现的两轮整数变换，根据 h264视频格式以亮度AC4x4矩阵块进行反变换时的转换系数矩阵C
整数反变换的公式1具体如下所示A = do+di+d；,+ (d3 >>1)B = (IcrKd1 >> l)-d2-d3C = d0-((I1 >> l)-d2+d3D = (I0-Cl^d2- (d3 >>1)其中，d3 >> 1表示在进行二进制运算中，将d3 二进制数值向右移一位，相当于十进制数值除以2的运算，Cl1 >> 1同理。因此，如果要实现h264视频格式的整数反变换，需要的移位运算电路包括对Cl1 数据进行的>> 1移位运算电路，对Cl1数据进行的->> 1移位取反运算电路，对Cl1数据进行的取反运算电路，对d2数据进行的取反运算电路，对d3数据进行的取反运算电路，对d3 数据进行的>> 1移位运算电路，以及对d3数据进行的->> 1移位取反运算电路。二、rmvb视频格式rmvb视频格式以虹4矩阵进行反变换，根据rmvb视频格式进行反变换时的转换系数矩阵C，整数反变换的计算公式1具体如下所示A = 13d0+17d1+13d2+7d3B = 13d0+7d1-13d2-17d3C = 13(^-7(^-134+17( D = 13(^-17++13(^-7( 其中，由于硬件实现上只能对数值为2n的整数进行移位运算，因此需要对不满足上述条件的系数进行分解，包括数据d乘以系数13的结果，需要将13分解为8+4+1，然后将<< 3移位运算电路的运算结果和<< 2移位运算电路的运算结果，以及d求和获得；数据d乘以系数-13的结果，需要将-13分解为(-8) + (-4) + (_1)，然后将-< < 3 移位取反运算电路的运算结果和-<< 2移位取反运算电路的运算结果，以及-d求和获得；数据d乘以系数17的结果，需要将17分解为8+8+1，然后将<<3移位运算电路的运算结果和<< 3移位运算电路的运算结果，以及d求和获得；数据d乘以系数-17的结果，需要将-17分解为(-8) + (-8) + (_1)，然后将-< < 3 移位取反运算电路的运算结果和-<< 3移位取反运算电路的运算结果，以及-d求和获得；数据d乘以系数7的结果，需要将7分解为4+2+1，然后将<<2移位运算电路的运算结果和<< 1移位运算电路的运算结果，以及d求和获得；
I- 1 112 112 - 1 2
数据d乘以系数-7的结果，需要将7分解为(-4) + (-2) + (-1)，然后将-< < 2移位运算电路的运算结果和-<< 1移位运算电路的运算结果，以及-d求和获得。三、VCl视频格式VCl视频格式以4x4、8x4、4x8或8x8矩阵进行整数反变换，具体的当变换矩阵的单位为虹4时，第一个步骤及第二个步骤均使用4x4公式；当变换矩阵的单位为8x4时，第一个步骤的计算使用4x4公式，第二个步骤的计算使用8x8公式；当变换矩阵的单位为4x8时，第一个步骤的计算使用8x8公式，第二个步骤的计算使用4x4公式；当变换矩阵的单位为8x8时，第一个步骤及第二个步骤均使用8x8公式；其中，根据rmvb视频格式进行反变换时的转换系数矩阵C，4x4公式具体为A = 17d0+22d1+17d2+10d3B = 17d0+10d1-17d2-22d3C = 17d0-10d1-17d2+22d3D = 17d0-22d1+17d2-10d38x8公式具体为A= 12d0+16d1+16d2+15d3+12d4+9d5+6d6+4d7B= 12(^+15(^+64-4(13-12(14-16(15-16(16-9(17C= 12(^+9(^-64-16(13-12(14+4(15+16(16+15(17D= 12d0+4d1-16d2-9d3+12d4+15d5-6d6-16d7E= 12(1^-4(^-16(12+9(13+12(14-15(15-6(16+16(17F= 12(^-9(^-64+16(13-12(14-4(15+16(16-15(17G= 12d0-15d1+6d2+4d3-12d4+16d5-16d6+9d7H= 12(^-16(^+164-15(13+12(14-9(15+6(16-4(17因此，vcl有两种形式的变换，第一种形式与另外两种视频格式类似，输入为4个行或列数据，第二种形式的变换需要输入8个行或列数据，为了表述的方便，下文统一将第一种输入为4个行或列数据的形式称为4输入变换，第二种需要输入8个行或列数据的形式称为8输入变换。如前所述，对于不是2n的整数，需要进行分解，利用多个移位运算电路、移位取反运算或者取反运算电路实现。本领域技术人员可以依据前述方式获得具体实现方式，这里不再一一详细描述。本发明实施例基于上述各视频格式的特性，为实现至少两种视频格式的整数反变换，具体提供了以下四种整数反变换装置一、支持h. 264, rmvb和vcl三种视频格式的整数反变换装置，可以实现h. 264和 rmvb的4x4整数反变换，以及vcl的8x4，乜8，乜4，8x8的整数反变换；二、支持h. 264和rmvb两种视频格式的整数反变换装置，可以实现h. 264和rmvb 的4x4整数反变换；三、支持h. 264和vcl两种种视频格式的整数反变换装置，可以实现rmvb的4x4 整数反变换，以及vcl的8x43x83x4，8x8的整数反变换；
四、支持rmvb和vcl三种视频格式的整数反变换装置，可以实现rmvb的4x4整数反变换，以及vcl的8x4,4x8,4x4,8x8的整数反变换。下面以具体实施例并结合附图进行详细说明。为本发明实施例提供的支持h. 264,rmvb和vcl三种视频格式的整数反变换装置， 可以实现h. 264和rmvb的4x4整数反变换，以及vcl的8x4，乜8，乜4，8x8的整数反变换装置，也可以实现其中任何两种视频格式的整数反变换运算。以实现上述三种视频格式的整数反变换运算为例，本发明实施例提供的整数反变换装置分为3级，第一级电路如图1 :第一级电路包括存储单元和控制器，其中存储单元包括输入数据寄存器和计算数据寄存电路，其中输入数据寄存器根据控制器的控制，串行接收并保存输入的串行数据，在当前需反变换的行数据输入完成后(h. 264, rmvb为4个行数据，vcl为4个或者8个)，将其保存到计算数据寄存器中，输入数据寄存器继续接收下一行的数据；计算数据寄存器，根据控制器的控制，并行输出参与计算的4个或者8个行数据；控制器用于通过两个使能端Shift_en和load_en控制存储单元的数据输入、寄存和输出，通过模式选择输出端输出视频格式选择控制信号，利用计数器计算需要输出的行 /列并通过行/列选择信号输出端输出，通过四/八输入变换信号输出端输出四输入变换或八输入变换的选择信号，用于在进行vcl视频格式反变换时选择四输入变换或八输入变换。控制器的一种具体控制方式简要说明如下shift_en控制输入数据寄存器，当Shift_en为1时，将串行输入数据保存到输入数据寄存器当中。load_en控制计算数据寄存器，当load_en为1时，将输入数据寄存器的数据保存到计算数据寄存器当中。cnt0_7为计数器输出值，用于vcl的8输入反变换，输出的计数范围是0_7。cnt0_3为计数器输出值，用于h. 264, rmvb,以及vcl的4输入反变换，输出的计数范围是0-3。vcl_4or8_sel为vcl模式下4输入变换或者8输入变换的选择信号。decodejiiode输出视频格式选择控制信号，00表示h. 264模式，01表示rmvb模式， 10表示vcl模式。第二级电路由于电路较多，将其分成3幅图加以说明，其中图2为第二级电路的第1部分，图3为第二级电路的第2部分，图4为第二级电路的第3部分。如图2、图3和图4所示，第二级电路主要包括多个移位及取反电路和多个数据选择电路，各个移位及取反电路的输入为第二级电路输出的d0-d7，移位及取反电路对输入数据进行左移和右移的运算，以及在需要时进行取反的操作。数据选择电路包括3级mux，其中第1级mux的作用为根据控制器的计数器输出，选择相应的移位取反后的结果作为输出数据，mux标号使用muX0_n表示；mux0_0 mux0_17用于对vcl视频格式的数据进行整数反变换运算；mux0_19、mux0_21、mux0_23、mux0_24、mux0_25、mux0_26 用于对 rmvb视频格式的数据进行整数反变换运算；剩余的muX0_18、muX0_20、muX0_22用于对h. 264视频格式的数据进行整数反变换运算；除此之外，反变换运算需数据Cltl直接参与的，相关数据选择电路的对应数据输入端直接连接计算数据寄存器的Cltl数据输出端，例如muxlj)的第二个数据输入端、mux2_0的第三个数据输入端等；第2级数据选择电路只是在解码vcl格式视频的时候被使用，作用为从vcl中的4 输入变换或者8输入变换的结果中选择一种输出，标号使用muXl_n表示，共计13个，标号为 muxl_0 muxl_12 ；第3级数据选择电路的作用为模式控制，选择端接收控制器输出的当前解码视频格式选择信号，根据控制器输出的当前解码视频格式，选择其中一种视频格式的反变换结果作为输出，输出的结果作为第3级反变换电路的输入，标号为muX2_0 muX2_12。下面详细描述整数反变换装置的第二级电路中各部分的电路连接关系，根据其针对的视频格式1、和h. 264视频格式的数据整数反变换运算相关的数据选择电路包括muX0_18、 mux0_20和mux0_22，下述描述中第一 H. 264数据输入端，为mux2_2的第一数据输入端；第二 H. 264数据选择电路是指mux0_18 ；第三H. 264数据选择电路是指mux0_20 ；第四H. 264数据选择电路是指mux0_22。2、和rmvb视频格式的数据整数反变换运算相关的数据选择电路包括:muX0_19、 mux0_21、mux0_23、mux0_24、mux0_25、mux0_26，下述描述中第一 rmvb数据输入端，为mux2_0的第三个数据输入端；第二 rmvb数据输入端，为mux2_l的第三个数据输入端；第三rmvb数据输入端，为mux2_2的第三个数据输入端；第四至第十一 rmvb数据选择电路，依次是指mux0_19、muxO_2U mux0_23、 mux0_24、mux0_25、mux0_26、mux0_27、mux0_28 ；3、mux0_0 mux0_17用于对vcl视频格式的数据进行整数反变换运算，muxl_0 muxl_12用于进行4输入变换或者8输入变换的控制，下述描述中第一至第十八vcl数据选择电路依次是指mux0_0 mux0_17 ；第一至第第十三四/八输入选择电路依次是指muxl_0 muxl_12 ；4、第一至第十三视频格式选择电路依次是指mux2_0 mux2_12，用于选择输出的不同格式视频反变换数据的运算结果。当需要实现对H. 264和rmvb视频格式的数据进行反变换运算时，本发明实施例提供的整数反变换装置可以包括的电路结构以及连接关系为计算数据寄存器需要并行输出的C^dpd2和(13四个数据输出端，用于通过串行数据输入端串行接收对H. 264视频格式的编码数据进行整数反变换运算时的行数据，并通过 d0至d3并行输出；或者接收通过串行数据输入端串行接收对rmvb视频格式编码数据进行整数反变换运算时所需的行数据，并通过Cltl至d3并行输出；控制器需要包括四输入变换行/列选择信号输出端，用于输出0 3行/列选择信号，以及输出视频格式选择控制信号的模式选择输出端；
第一 H. 264数据输入端，连接计算数据寄存器的dQ数据输出端；第二 H. 264数据选择电路，其第一数据输入端至第四数据输入端依次直接连接、 通过>> 1移位运算电路连接、通过->> 1移位取反运算电路连接、通过取反运算电路连接计算数据寄存器的Cl1数据输出端，选择端连接四输入变换行/列选择信号输出端；第三H. 264数据选择电路，其第一至第四数据输入端依次直接连接、通过取反运算电路连接、通过取反运算电路连接、直接连接计算数据寄存器的d2数据输出端，选择端连接四输入变换行/列选择信号输出端；第四H. 264数据选择电路，其第一至第四个数据输入端依次通过>> 2移位运算电路连接、通过取反运算电路连接、直接连接、通过->>2移位取反运算电路连接计算数据寄存器的d3数据输出端，选择端连接四输入变换行/列选择信号输出端；第一 rmvb数据输入端，连接计算数据寄存器的(Itl数据输出端；第二 rmvb数据输入端，通过<< 2移位运算电路连接计算数据寄存器的Cltl数据输出端；第三rmvb数据输入端，通过<< 3移位运算电路连接计算数据寄存器的Cltl数据输出端；第四rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过< < 4移位运算电路、<< 3移位运算电路、-<< 3移位取反运算电路、-<< 4移位取反运算电路连接计算数据寄存器的Cl1数据输出端，选择端连接四输入变换行/列选择信号输出端；第五rmvb数据选择电路，其第一数据输入端和第三数据输入端分别直接连接计算数据寄存器的Cl1数据输出端，第二数据输入端和第四数据输入端分别通过取反运算电路连接计算数据寄存器的Cl1数据输出端，选择端连接四输入变换行/列选择信号输出端；第六rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 3移位运算电路、_<< 3移位取反运算电路、-<< 3移位取反运算电路、<< 3移位运算电路连接计算数据寄存器的d2数据输出端，选择端连接四输入变换行/列选择信号输出端；第七rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 2移位运算电路、_<< 2移位取反运算电路、-<< 2移位取反运算电路、<< 2移位运算电路连接计算数据寄存器的d2数据输出端，选择端连接四输入变换行/列选择信号输出端；第八rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过< < 1移位运算电路、_<< 1移位取反运算电路、_<< 1移位取反运算电路、<< 1移位运算电路连接计算数据寄存器的d2数据输出端，选择端连接四输入变换行/列选择信号输出端；第九rmvb数据选择电路，其第一数据输入端和第四数据输入端分别直接连接计算数据寄存器的d2数据输出端，第二数据输入端和第三数据输入端分别通过取反运算电路连接计算数据寄存器的d2数据输出端，选择端连接四输入变换行/列选择信号输出端；第十rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 3移位运算电路、-<< 4移位取反运算电路连接、<< 4移位运算电路、-<<3移位取反运算电路连接计算数据寄存器的d3数据输出端，选择端连接四输入变换行/列选择信号输出端；第十一 rmvb数据选择电路，其第一数据输入端和第二数据输入端分别通过取反运算电路连接计算数据寄存器的d3数据输出端，第三数据输入端和第四数据输入端分别直接连接计算数据寄存器的d3数据输出端，选择端连接四输入变换行/列选择信号输出端；第一视频格式选择电路，其第一数据输入端接零，第三数据输入端连接第一 rmvb 数据输入端，选择端连接模式选择输出端；第二视频格式选择电路，其第一数据输入端接零，第三数据输入端连接第二 rmvb 数据输入端，选择端连接模式选择输出端；第三视频格式选择电路，其第一数据输入端连接第一 H. 264数据数据输入端，第三数据输入端连接第三rmvb数据输入端，选择端连接模式选择输出端；第四视频格式选择电路，其第一数据输入端连接第二 H. 264数据选择电路的输出端，第三数据输入端连接第四rmvb数据选择电路的输出端，选择端连接模式选择输出端；第五视频格式选择电路，其第一数据输入端连接第三H. 264数据选择电路的输出端，第三数据输入端连接第五rmvb数据选择电路的输出端，选择端连接模式选择输出端；第六视频格式选择电路，其第一数据输入端连接第四H. 264数据选择电路的输出端，第三数据输入端连接第六rmvb数据选择电路的输出端，选择端连接模式选择输出端；第七视频格式选择电路，其第一数据输入端接零，第三数据输入端连接第七rmvb 数据选择电路的输出端，选择端连接模式选择输出端； 第八视频格式选择电路，其第一数据输入端接零，第三数据输入端连接第八rmvb 数据选择电路的输出端，选择端连接模式选择输出端；第九视频格式选择电路，其第一数据输入端接零，第三数据输入端连接第九rmvb 数据选择电路的输出端，选择端连接模式选择输出端；第十视频格式选择电路，其第一数据输入端接零，第三数据输入端连接第十rmvb 数据选择电路的输出端，选择端连接模式选择输出端；第十一视频格式选择电路，其第一数据输入端接零，第三数据输入端连接第十一 rmvb数据选择电路的输出端，选择端连接模式选择输出端；其中，第一视频格式选择电路至第十一视频格式选择电路，分别用于根据选择端的视频格式选择控制信号，在H. 264视频格式被选择时，输出第一数据输入端接收的数据， 在rmvb视频格式被选择时，输出第三数据输入端接收的数据；多个级联的加法器，用于对各个视频格式选择电路的输出数据进行加法运算后输出运行结果。进一步，在实现H.沈4和rmvb视频格式数据反变换运算的基础上，还需要实现Vcl 视频格式的数据反变换运算时，则计算数据计算数据寄存器还包括(14、(15、(16和(17四个数据输出端，还用于通过串行输入端串行接收对vcl视频格式的编码数据进行整数反变换运算时的行数据，并通过Cltl至 d7并行输出；控制器还进一步包括八输入变换行/列选择信号输出端，用于输出0 7行/列选择信号，以及四/八输入变换信号输出端，用于在进行vcl视频格式反变换时输出四输入变换或八输入变换的选择信号；二级电路进一步还包括第一 Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过< < 4移位运算电路连接、通过<< 4移位运算电路连接、直接连接、通过<< 2移位运算电路连接、通过-<< 2移位取反运算电路连接、通过取反运算电路连接、通过_<< 4移位取反运算电路连接、通过-<< 4移位取反运算电路连接计算数据寄存器的Cl1数据输出端，选择端连接八输入变换行/列选择信号输出端；第二 Vcl数据选择电路，其第一数据输入端和第八数据输入端通过<< 4移位运算电路连接计算数据寄存器的d2数据输出端，第二数据输入端通过取反运算电路连接计算数据寄存器的Cl1数据输出端，第三数据输入端通过<< 3移位运算电路连接计算数据寄存器的Cl1数据输出端，第四数据输入端和第五数据输入端分别通过-<< 4移位取反运算电路连接计算数据寄存器的d2数据输出端，第六数据输入端通过-<< 3移位取反运算电路连接计算数据寄存器的Cl1数据输出端，第七数据输入端直接连接计算数据寄存器的Cl1数据输出端，选择端连接八输入变换行/列选择信号输出端；第三Vcl数据选择电路，其第一数据输入端通过<<4移位运算电路连接计算数据寄存器的d3数据输出端，第二数据输入端和第七数据输入端通过<< 1移位运算电路连接计算数据寄存器的d2数据输出端，第三数据输入端和第六数据输入端通过-<< 1取反运算电路连接计算数据寄存器的d2数据输出端，第四数据输入端通过取反运算电路连接计算数据寄存器的d3数据输出端，第五数据输入端直接连接计算数据寄存器的d3数据输出端，第八数据输入端通过-<<4移位取反运算电路连接计算数据寄存器的d3数据输出端， 选择端连接八输入变换行/列选择信号输出端；第四Vcl数据选择电路，其第一数据输入端通过取反运算电路连接计算数据寄存器的d3数据输出端，第二数据输入端和第七数据输入端通过<<2移位运算电路连接计算数据寄存器的d2数据输出端，第三数据输入端和第六数据输入端通过-<< 2移位取反运算电路连接计算数据寄存器的d2数据输出端，第四数据输入端通过-<< 3移位取反运算电路连接计算数据寄存器的d3数据输出端，第五数据输入端通过<<3移位运算电路连接计算数据寄存器的(13数据输出端，第八数据输入端直接连接计算数据寄存器的(13数据输出端，选择端连接八输入变换行/列选择信号输出端；第五Vcl数据选择电路，其第一数据输入端和第四数据输入端通过<<3移位运算电路连接计算数据寄存器的d4数据输出端，第二数据输入端通过-<< 2移位取反运算电路连接计算数据寄存器的d3数据输出端，第三数据输入端通过_<< 4移位取反运算电路连接计算数据寄存器的d3数据输出端，第五数据输入端和第八数据输入端通过<< 2移位运算电路连接计算数据寄存器的d4数据输出端，第六数据输入端通过<<4移位运算电路连接计算数据寄存器的d3数据输出端，第七数据输入端通过<<2移位运算电路连接计算数据寄存器的d3数据输出端，选择端连接八输入变换行/列选择信号输出端；第六Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<<4移位运算电路、<< 1移位运算电路、-<< 3移位取反运算电路、-<< 4移位取反运算电路连接计算数据寄存器的Cl1数据输出端，选择端连接四输入变换行/列选择信号输出端；第七Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过< < 2移位运算电路、-<< 3移位取反运算电路、-<< 2移位取反运算电路、<< 2移位运算电路、<< 3移位运算电路、-<<2移位取反运算电路、-<<2移位取反运算电路、<< 3 移位运算电路连接计算数据寄存器的d4数据输出端，选择端连接八输入变换行/列选择信号输出端；
第八Vcl数据选择电路，其第一数据输入端至第四数据输入端分别通过<<2移位运算电路、<< 3移位运算电路、-<< 1移位取反运算电路、-<< 2移位取反运算电路连接计算数据寄存器的Cl1数据输出端，选择端连接四输入变换行/列选择信号输出端；第九Vcl数据选择电路，其第一数据输入端通过<< 3移位运算电路连接计算数据寄存器的d5数据输出端，第二数据输入端通过_<< 2移位取反运算电路连接计算数据寄存器的d4数据输出端，第三数据输入端、第六数据输入端和第七数据输入端分别通过-<<3移位取反运算电路连接计算数据寄存器的d4数据输出端，第四数据输入端通过 << 4移位运算电路连接计算数据寄存器的d5数据输出端，第五数据输入端通过-<< 4 移位取反运算电路连接计算数据寄存器的d5数据输出端，第八数据输入端通过取反运算电路连接计算数据寄存器的d5数据输出端，选择端连接八输入变换行/列选择信号输出端；第十Vcl数据选择电路，其第一数据输入端通过<< 1移位运算电路连接计算数据寄存器的Cl1数据输出端，第二数据输入端和第三数据输入端分别通过取反运算电路连接计算数据寄存器的d2数据输出端，第四数据输入端通过-<< 1移位取反运算电路连接计算数据寄存器的Cl1数据输出端，选择端连接四输入变换行/列选择信号输出端；第十一 Vcl数据选择电路，其第一数据输入端至第八数据输入端依次直接连接、 通过-<<4移位取反运算电路连接、通过<< 2移位运算电路连接、通过取反运算电路连接、直接连接、通过_<< 2移位取反运算电路连接、<< 4移位运算电路、-<< 3移位取反运算电路连接计算数据寄存器的d5数据输出端，选择端连接八输入变换行/列选择信号输出端；第十二 Vcl数据选择电路，其第一数据输入端至第四数据输入端依次直接连接、 通过-< < 4移位取反运算电路连接、通过-<< 4移位取反运算电路连接、直接连接计算数据寄存器的d2数据输出端，选择端连接四输入变换行/列选择信号输出端；第十三Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 1 移位运算电路、-<< 4移位取反运算电路、<< 4移位运算电路、-<< 1移位取反运算电路、-<< 1移位取反运算电路、<< 4移位运算电路、-<< 4移位取反运算电路、<< 1 移位运算电路连接计算数据寄存器的d6数据输出端，选择端连接八输入变换行/列选择信号输出端；第十四Vcl数据选择电路，其第一数据输入端和第四数据输入端分别通过<< 4 移位运算电路连接计算数据寄存器的d2数据输出端，第二数据输入端通过-<< 4移位取反运算电路连接计算数据寄存器的d3数据输出端，第三数据输入端通过<< 4移位运算电路连接计算数据寄存器的d2数据输出端，选择端连接四输入变换行/列选择信号输出端；第十五Vcl数据选择电路，其第一数据输入端和第八数据输入端分别通过<< 2 移位运算电路连接计算数据寄存器的(16数据输出端，第二数据输入端通过取反运算电路连接计算数据寄存器的d7数据输出端，第三数据输入端通过<< 4移位运算电路连接计算数据寄存器的d7数据输出端，第四数据输入端和第五数据输入端分别通过-<< 2移位取反运算电路连接计算数据寄存器的d6数据输出端，第六数据输入端和第七数据输入端分别直接连接计算数据寄存器的d7数据输出端，选择端连接八输入变换行/列选择信号输出端；第十六Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 1 移位运算电路、-<< 2移位取反运算电路、<< 2移位运算电路、-<< 3移位取反运算电路连接计算数据寄存器的d3数据输出端，选择端连接四输入变换行/列选择信号输出端；第十七Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 2 移位运算电路、-<< 3移位取反运算电路、取反运算电路、-<<4移位取反运算电路、 << 4移位运算电路、-<< 4移位取反运算电路、<< 3移位运算电路、-<< 2移位取反运算电路连接计算数据寄存器的d7数据输出端，选择端连接八输入变换行/列选择信号输出端；第十八Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 3 移位运算电路、-<< 1移位取反运算电路、<< 1移位运算电路、-<< 1移位取反运算电路连接计算数据寄存器的d3数据输出端，选择端连接四输入变换行/列选择信号输出端；第一四/八输入选择电路，其第一数据输入端通过<< 2移位运算电路连接计算数据寄存器的Cltl数据输出端，第二数据输入端直接连接计算数据寄存器的Cltl数据输出端， 选择端连接四/八输入变换信号输出端，输出端连接第一视频格式选择电路的第二数据输入端；第二四/八输入选择电路，其第一数据输入端和第二数据输入端分别通过<< 3 移位运算电路、<< 4移位运算电路连接计算数据寄存器的Cltl数据输出端，选择端连接四/ 八输入变换信号输出端，输出端连接第二视频格式选择电路的第二数据输入端；第三四/八输入选择电路，其第一数据输入端连接第一 Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接四/八输入变换信号输出端，输出端连接第三视频格式选择电路的第二数据输入端；第四四/八输入选择电路，其第一数据输入端连接第二 Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接四/八输入变换信号输出端，输出端连接第四视频格式选择电路的第二数据输入端；第五四/八输入选择电路，其第一数据输入端连接第三Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接四/八输入变换信号输出端，输出端连接第五视频格式选择电路的第二数据输入端；第六四/八输入选择电路，其第一数据输入端连接第四Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接四/八输入变换信号输出端，输出端连接第六视频格式选择电路的第二数据输入端；第七四/八输入选择电路，其第一数据输入端连接第五Vcl数据选择电路的输出端，第二数据输入端连接第六Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端，输出端连接第七视频格式选择电路的第二数据输入端；第八四/八输入选择电路，其第一数据输入端连接第七Vcl数据选择电路的输出端，第二数据输入端连接第八Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端，输出端连接第八视频格式选择电路的第二数据输入端；第九四/八输入选择电路，其第一数据输入端连接第九Vcl数据选择电路的输出端，第二数据输入端连接第十Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端，输出端连接第九视频格式选择电路的第二数据输入端；第十四/八输入选择电路，其第一数据输入端连接第十一 Vcl数据选择电路的输出端，第二数据输入端连接第十二 Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端，输出端连接第十视频格式选择电路的第二数据输入端；第十一四/八输入选择电路，其第一数据输入端连接第十三Vcl数据选择电路的输出端，第二数据输入端连接第十四Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端，输出端连接第十一视频格式选择电路的第二数据输入端；第十二四/八输入选择电路，其第一数据输入端连接第十五Vcl数据选择电路的输出端，第二数据输入端连接第十六Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端，输出端连接第十二视频格式选择电路的第二数据输入端；第十三四/八输入选择电路，其第一数据输入端连接第十七Vcl数据选择电路的输出端，第二数据输入端连接第十八Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端；以及第十二视频格式选择电路，其第一数据输入端接零，第二数据输入端连接第十二四/八输入选择电路的输出端，选择端连接模式选择输出端；第十三视频格式选择电路，其第一数据输入端接零，第二数据输入端连接第十三四/八输入选择电路的输出端，选择端连接模式选择输出端；其中，第一视频格式选择电路至第十三视频格式选择电路，分别用于根据选择端的视频格式选择控制信号，在H. 264视频格式被选择时，输出第一数据输入端接收的数据， 在Vcl视频格式被选择时，输出第二数据输入端接收的数据，在rmvb视频格式被选择时，输出第三数据输入端接收的数据。如果需要实现Vcl和H. 264视频格式数据反变换运算，则本发明实施例提供的整数反变换装置中计算数据寄存器包括串行数据输入端和屯、Cl1, d2和d7八个数据输出端，用于通过串行数据输入端串行接收对H. 264视频格式的编码数据进行整数反变换运算时的行数据，并通过Cltl至d3并行输出；或者通过串行数据输入端串行接收对Vcl视频格式编码数据进行整数反变换运算时所需的行数据，并通过Cltl至d7并行输出；控制器需要包括四输入变换行/列选择信号输出端，用于输出0 3行/列选择信号，输出视频格式选择控制信号的模式选择输出端，以及四/八输入变换信号输出端，用于在进行vcl视频格式反变换时输出四输入变换或八输入变换的选择信号；二级电路具体包括第一 H. 264数据输入端，连接计算数据寄存器的dQ数据输出端；第二 H. 264数据选择电路，其第一数据输入端至第四数据输入端依次直接连接、 通过>> 1移位运算电路连接、通过->> 1移位取反运算电路连接、通过取反运算电路连接计算数据寄存器的Cl1数据输出端，选择端连接四输入变换行/列选择信号输出端；第三H. 264数据选择电路，其第一至第四数据输入端依次直接连接、通过取反运算电路连接、通过取反运算电路连接、直接连接计算数据寄存器的d2数据输出端，选择端连接四输入变换行/列选择信号输出端；第四H. 264数据选择电路，其第一数据输入端至第四个数据输入端依次通过>> 2移位运算电路连接、通过取反运算电路连接、直接连接、通过->> 2移位取反运算电路连接计算数据寄存器的d3数据输出端，选择端连接四输入变换行/列选择信号输出端；第一 Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 4移位运算电路连接、通过<< 4移位运算电路连接、直接连接、通过<< 2移位运算电路连接、 通过-<< 2移位取反运算电路连接、通过取反运算电路连接、通过-<< 4移位取反运算电路连接、通过-<< 4移位取反运算电路连接计算数据寄存器的Cl1数据输出端，选择端连接八输入变换行/列选择信号输出端；第二 Vcl数据选择电路，其第一数据输入端和第八数据输入端通过<< 4移位运算电路连接计算数据寄存器的d2数据输出端，第二数据输入端通过取反运算电路连接计算数据寄存器的Cl1数据输出端，第三数据输入端通过<< 3移位运算电路连接计算数据寄存器的Cl1数据输出端，第四数据输入端和第五数据输入端分别通过-<< 4移位取反运算电路连接计算数据寄存器的d2数据输出端，第六数据输入端通过-<< 3移位取反运算电路连接计算数据寄存器的Cl1数据输出端，第七数据输入端直接连接计算数据寄存器的Cl1数据输出端，选择端连接八输入变换行/列选择信号输出端；第三Vcl数据选择电路，其第一数据输入端通过<<4移位运算电路连接计算数据寄存器的d3数据输出端，第二数据输入端和第七数据输入端通过<< 1移位运算电路连接计算数据寄存器的d2数据输出端，第三数据输入端和第六数据输入端通过-<< 1取反运算电路连接计算数据寄存器的d2数据输出端，第四数据输入端通过取反运算电路连接计算数据寄存器的d3数据输出端，第五数据输入端直接连接计算数据寄存器的d3数据输出端，第八数据输入端通过-<<4移位取反运算电路连接计算数据寄存器的d3数据输出端， 选择端连接八输入变换行/列选择信号输出端；第四Vcl数据选择电路，其第一数据输入端通过取反运算电路连接计算数据寄存器的d3数据输出端，第二数据输入端和第七数据输入端通过<<2移位运算电路连接计算数据寄存器的d2数据输出端，第三数据输入端和第六数据输入端通过-<< 2移位取反运算电路连接计算数据寄存器的d2数据输出端，第四数据输入端通过-<< 3移位取反运算电路连接计算数据寄存器的d3数据输出端，第五数据输入端通过<<3移位运算电路连接计算数据寄存器的(13数据输出端，第八数据输入端直接连接计算数据寄存器的(13数据输出端，选择端连接八输入变换行/列选择信号输出端；第五Vcl数据选择电路，其第一数据输入端和第四数据输入端通过<<3移位运算电路连接计算数据寄存器的d4数据输出端，第二数据输入端通过-<< 2移位取反运算电路连接计算数据寄存器的d3数据输出端，第三数据输入端通过_<< 4移位取反运算电路连接计算数据寄存器的d3数据输出端，第五数据输入端和第八数据输入端通过<< 2移位运算电路连接计算数据寄存器的d4数据输出端，第六数据输入端通过<< 4移位运算电路连接计算数据寄存器的d3数据输出端，第七数据输入端通过<<2移位运算电路连接计算数据寄存器的d3数据输出端，选择端连接八输入变换行/列选择信号输出端；第六Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<<4移位运算电路、<< 1移位运算电路、-<< 3移位取反运算电路、-<< 4移位取反运算电路连接计算数据寄存器的Cl1数据输出端，选择端连接四输入变换行/列选择信号输出端；第七Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过< < 2移位运算电路、-<< 3移位取反运算电路、-<< 2移位取反运算电路、<< 2移位运算电路、<< 3移位运算电路、-<<2移位取反运算电路、-<<2移位取反运算电路、<< 3 移位运算电路连接计算数据寄存器的d4数据输出端，选择端连接八输入变换行/列选择信号输出端；第八Vcl数据选择电路，其第一数据输入端至第四数据输入端分别通过<<2移位运算电路、<< 3移位运算电路、-<< 1移位取反运算电路、-<< 2移位取反运算电路连接计算数据寄存器的Cl1数据输出端，选择端连接四输入变换行/列选择信号输出端；第九Vcl数据选择电路，其第一数据输入端通过<< 3移位运算电路连接计算数据寄存器的d5数据输出端，第二数据输入端通过_<< 2移位取反运算电路连接计算数据寄存器的d4数据输出端，第三数据输入端、第六数据输入端和第七数据输入端分别通过-<<3移位取反运算电路连接计算数据寄存器的d4数据输出端，第四数据输入端通过 << 4移位运算电路连接计算数据寄存器的d5数据输出端，第五数据输入端通过-<< 4 移位取反运算电路连接计算数据寄存器的d5数据输出端，第八数据输入端通过取反运算电路连接计算数据寄存器的d5数据输出端，选择端连接八输入变换行/列选择信号输出端；第十Vcl数据选择电路，其第一数据输入端通过<< 1移位运算电路连接计算数据寄存器的Cl1数据输出端，第二数据输入端和第三数据输入端分别通过取反运算电路连接计算数据寄存器的d2数据输出端，第四数据输入端通过-<< 1移位取反运算电路连接计算数据寄存器的Cl1数据输出端，选择端连接四输入变换行/列选择信号输出端；第十一 Vcl数据选择电路，其第一数据输入端至第八数据输入端依次直接连接、 通过-<<4移位取反运算电路连接、通过<< 2移位运算电路连接、通过取反运算电路连接、直接连接、通过_<< 2移位取反运算电路连接、<< 4移位运算电路、-<< 3移位取反运算电路连接计算数据寄存器的d5数据输出端，选择端连接八输入变换行/列选择信号输出端；第十二 Vcl数据选择电路，其第一数据输入端至第四数据输入端依次直接连接、 通过-<< 4移位取反运算电路连接、通过-<< 4移位取反运算电路连接、直接连接计算数据寄存器的d2数据输出端，选择端连接四输入变换行/列选择信号输出端；第十三Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 1 移位运算电路、-<< 4移位取反运算电路、<< 4移位运算电路、-<< 1移位取反运算电路、-<< 1移位取反运算电路、<< 4移位运算电路、-<< 4移位取反运算电路、<< 1 移位运算电路连接计算数据寄存器的d6数据输出端，选择端连接八输入变换行/列选择信号输出端；第十四Vcl数据选择电路，其第一数据输入端和第四数据输入端分别通过<< 4 移位运算电路连接计算数据寄存器的d2数据输出端，第二数据输入端通过-<< 4移位取反运算电路连接计算数据寄存器的d3数据输出端，第三数据输入端通过<< 4移位运算电路连接计算数据寄存器的d2数据输出端，选择端连接四输入变换行/列选择信号输出端；第十五Vcl数据选择电路，其第一数据输入端和第八数据输入端分别通过<< 2 移位运算电路连接计算数据寄存器的(16数据输出端，第二数据输入端通过取反运算电路连接计算数据寄存器的d7数据输出端，第三数据输入端通过<< 4移位运算电路连接计算数据寄存器的d7数据输出端，第四数据输入端和第五数据输入端分别通过-<< 2移位取反运算电路连接计算数据寄存器的d6数据输出端，第六数据输入端和第七数据输入端分别直接连接计算数据寄存器的d7数据输出端，选择端连接八输入变换行/列选择信号输出端；第十六Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 1移位运算电路、-<< 2移位取反运算电路、<< 2移位运算电路、-<< 3移位取反运算电路连接计算数据寄存器的d3数据输出端，选择端连接四输入变换行/列选择信号输出端；第十七Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 2 移位运算电路、-<< 3移位取反运算电路、取反运算电路、-<<4移位取反运算电路、 << 4移位运算电路、-<< 4移位取反运算电路、<< 3移位运算电路、-<< 2移位取反运算电路连接计算数据寄存器的d7数据输出端，选择端连接八输入变换行/列选择信号输出端；第十八Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 3 移位运算电路、-<< 1移位取反运算电路、<< 1移位运算电路、-<< 1移位取反运算电路连接计算数据寄存器的d3数据输出端，选择端连接四输入变换行/列选择信号输出端；第一四/八输入选择电路，其第一数据输入端通过<< 2移位运算电路连接计算数据寄存器的Cltl数据输出端，第二数据输入端直接连接计算数据寄存器的Cltl数据输出端， 选择端连接四/八输入变换信号输出端；第二四/八输入选择电路，其第一数据输入端和第二数据输入端分别通过<< 3 移位运算电路、<< 4移位运算电路连接计算数据寄存器的Cltl数据输出端，选择端连接四/ 八输入变换信号输出端；第三四/八输入选择电路，其第一数据输入端连接第一 Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接四/八输入变换信号输出端；第四四/八输入选择电路，其第一数据输入端连接第二 Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接四/八输入变换信号输出端；第五四/八输入选择电路，其第一数据输入端连接第三Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接四/八输入变换信号输出端；第六四/八输入选择电路，其第一数据输入端连接第四Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接四/八输入变换信号输出端；第七四/八输入选择电路，其第一数据输入端连接第五Vcl数据选择电路的输出端，第二数据输入端连接第六Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端；第八四/八输入选择电路，其第一数据输入端连接第七Vcl数据选择电路的输出端，第二数据输入端连接第八Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端；第九四/八输入选择电路，其第一数据输入端连接第九Vcl数据选择电路的输出端，第二数据输入端连接第十Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端；第十四/八输入选择电路，其第一数据输入端连接第十一 Vcl数据选择电路的输出端，第二数据输入端连接第十二 Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端；第十一四/八输入选择电路，其第一数据输入端连接第十三Vcl数据选择电路的输出端，第二数据输入端连接第十四Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端；
第十二四/八输入选择电路，其第一数据输入端连接第十五Vcl数据选择电路的输出端，第二数据输入端连接第十六Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端，输出端连接第十二视频格式选择电路的第二数据输入端；第十三四/八输入选择电路，其第一数据输入端连接第十七Vcl数据选择电路的输出端，第二数据输入端连接第十八Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端；第一视频格式选择电路，其第一数据输入端接零，第二数据输入端连接第一四/ 八输入选择电路的输出端，选择端连接模式选择输出端；第二视频格式选择电路，其第一数据输入端接零，第二数据输入端连接第二四/ 八输入选择电路的输出端，选择端连接模式选择输出端；第三视频格式选择电路，其第一数据输入端连接第一 H. 264数据数据输入端，第二数据输入端连接第三四/八输入选择电路的输出端，选择端连接模式选择输出端；第四视频格式选择电路，其第一数据输入端连接第二 H. 264数据选择电路的输出端，第二数据输入端连接第四四/八输入选择电路的输出端，选择端连接模式选择输出端；第五视频格式选择电路，其第一数据输入端连接第三H. 264数据选择电路的输出端，第二数据输入端连接第五四/八输入选择电路的输出端，选择端连接模式选择输出端；第六视频格式选择电路，其第一数据输入端连接第四H. 264数据选择电路的输出端，第二数据输入端连接第六四/八输入选择电路的输出端，选择端连接模式选择输出端；第七视频格式选择电路，其第一数据输入端接零，第二数据输入端连接第七四/ 八输入选择电路的输出端，选择端连接模式选择输出端；第八视频格式选择电路，其第一数据输入端接零，第二数据输入端连接第八四/ 八输入选择电路的输出端，选择端连接模式选择输出端；第九视频格式选择电路，其第一数据输入端接零，第二数据输入端连接第九四/ 八输入选择电路的输出端，选择端连接模式选择输出端；第十视频格式选择电路，其第一数据输入端接零，第二数据输入端连接第十四/ 八输入选择电路的输出端，选择端连接模式选择输出端；第十一视频格式选择电路，其第一数据输入端接零，第二数据输入端连接第十一四/八输入选择电路的输出端，选择端连接模式选择输出端；第十二视频格式选择电路，其第一数据输入端接零，第二数据输入端连接第十二四/八输入选择电路的输出端，选择端连接模式选择输出端；第十三视频格式选择电路，其第一数据输入端接零，第二数据输入端连接第十三四/八输入选择电路的输出端，选择端连接模式选择输出端；其中，第一视频格式选择电路至第十三视频格式选择电路，分别用于根据选择端的视频格式选择控制信号，在H. 264视频格式被选择时，输出第一数据输入端接收的数据， 在Vcl视频格式被选择时，输出第二数据输入端接收的数据；多个级联的加法器，用于对各个视频格式选择电路的输出数据进行加法运算后输出运行结果。如果需要实现Vcl和rmvb视频格式数据反变换运算，则本发明实施例提供的整数反变换装置中
计算数据寄存器包括串行数据输入端和屯、Cl1, d2和d7八个数据输出端，用于通过串行数据输入端串行接收对rmvb视频格式的编码数据进行整数反变换运算时的行数据，并通过Cltl至d3并行输出；或者接收通过串行数据输入端串行接收对Vcl视频格式编码数据进行整数反变换运算时所需的行数据，并通过Cltl至d7并行输出；控制器需要包括四输入变换行/列选择信号输出端，用于输出0 3行/列选择信号，输出视频格式选择控制信号的模式选择输出端，以及四/八输入变换信号输出端，用于在进行vcl视频格式反变换时输出四输入变换或八输入变换的选择信号；整数反变换单元包括第一 rmvb数据输入端，连接计算数据寄存器的(Itl数据输出端；第二 rmvb数据输入端，通过<< 2移位运算电路连接计算数据寄存器的(Itl数据输出端；第三rmvb数据输入端，通过<< 3移位运算电路连接计算数据寄存器的(Itl数据输出端；第四rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<<4移位运算电路、<< 3移位运算电路、-<< 3移位取反运算电路、-<< 4移位取反运算电路连接计算数据寄存器的Cl1数据输出端，选择端连接四输入变换行/列选择信号输出端；第五rmvb数据选择电路，其第一数据输入端和第三数据输入端分别直接连接计算数据寄存器的Cl1数据输出端，第二数据输入端和第四数据输入端分别通过取反运算电路连接计算数据寄存器的Cl1数据输出端，选择端连接四输入变换行/列选择信号输出端；第六rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 3移位运算电路、_<< 3移位取反运算电路、-<< 3移位取反运算电路、<< 3移位运算电路连接计算数据寄存器的d2数据输出端，选择端连接四输入变换行/列选择信号输出端；第七rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 2移位运算电路、_<< 2移位取反运算电路、-<< 2移位取反运算电路、<< 2移位运算电路连接计算数据寄存器的d2数据输出端，选择端连接四输入变换行/列选择信号输出端；第八rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<<1移位运算电路、-<< 1移位取反运算电路、-<< 1移位取反运算电路、<< 1移位运算电路连接计算数据寄存器的d2数据输出端，选择端连接四输入变换行/列选择信号输出端；
第九rmvb数据选择电路，其第一数据输入端和第四数据输入端分别直接连接计算数据寄存器的d2数据输出端，第二数据输入端和第三数据输入端分别通过取反运算电路连接计算数据寄存器的d2数据输出端，选择端连接四输入变换行/列选择信号输出端；第十rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 3移位运算电路、-<< 4移位取反运算电路连接、<< 4移位运算电路、-<<3移位取反运算电路连接计算数据寄存器的d3数据输出端，选择端连接四输入变换行/列选择信号输出端；第十一 rmvb数据选择电路，其第一数据输入端和第二数据输入端分别通过取反运算电路连接计算数据寄存器的d3数据输出端，第三数据输入端和第四数据输入端分别直接连接计算数据寄存器的d3数据输出端，选择端连接四输入变换行/列选择信号输出端；第一 Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 4移位运算电路连接、通过<< 4移位运算电路连接、直接连接、通过<< 2移位运算电路连接、 通过-<< 2移位取反运算电路连接、通过取反运算电路连接、通过-<< 4移位取反运算电路连接、通过-<< 4移位取反运算电路连接计算数据寄存器的Cl1数据输出端，选择端连接八输入变换行/列选择信号输出端；第二 Vcl数据选择电路，其第一数据输入端和第八数据输入端通过<< 4移位运算电路连接计算数据寄存器的d2数据输出端，第二数据输入端通过取反运算电路连接计算数据寄存器的Cl1数据输出端，第三数据输入端通过<< 3移位运算电路连接计算数据寄存器的Cl1数据输出端，第四数据输入端和第五数据输入端分别通过-<< 4移位取反运算电路连接计算数据寄存器的d2数据输出端，第六数据输入端通过-<< 3移位取反运算电路连接计算数据寄存器的Cl1数据输出端，第七数据输入端直接连接计算数据寄存器的Cl1数据输出端，选择端连接八输入变换行/列选择信号输出端；第三Vcl数据选择电路，其第一数据输入端通过<<4移位运算电路连接计算数据寄存器的d3数据输出端，第二数据输入端和第七数据输入端通过<< 1移位运算电路连接计算数据寄存器的d2数据输出端，第三数据输入端和第六数据输入端通过-<< 1取反运算电路连接计算数据寄存器的d2数据输出端，第四数据输入端通过取反运算电路连接计算数据寄存器的d3数据输出端，第五数据输入端直接连接计算数据寄存器的d3数据输出端，第八数据输入端通过-<<4移位取反运算电路连接计算数据寄存器的d3数据输出端， 选择端连接八输入变换行/列选择信号输出端；第四Vcl数据选择电路，其第一数据输入端通过取反运算电路连接计算数据寄存器的d3数据输出端，第二数据输入端和第七数据输入端通过<<2移位运算电路连接计算数据寄存器的d2数据输出端，第三数据输入端和第六数据输入端通过-<< 2移位取反运算电路连接计算数据寄存器的d2数据输出端，第四数据输入端通过-<< 3移位取反运算电路连接计算数据寄存器的d3数据输出端，第五数据输入端通过<<3移位运算电路连接计算数据寄存器的(13数据输出端，第八数据输入端直接连接计算数据寄存器的(13数据输出端，选择端连接八输入变换行/列选择信号输出端；第五Vcl数据选择电路，其第一数据输入端和第四数据输入端通过<<3移位运算电路连接计算数据寄存器的d4数据输出端，第二数据输入端通过-<< 2移位取反运算电路连接计算数据寄存器的d3数据输出端，第三数据输入端通过_<< 4移位取反运算电路连接计算数据寄存器的d3数据输出端，第五数据输入端和第八数据输入端通过<< 2移位运算电路连接计算数据寄存器的d4数据输出端，第六数据输入端通过<< 4移位运算电路连接计算数据寄存器的d3数据输出端，第七数据输入端通过<<2移位运算电路连接计算数据寄存器的d3数据输出端，选择端连接八输入变换行/列选择信号输出端；第六Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<<4移位运算电路、<< 1移位运算电路、-<< 3移位取反运算电路、-<< 4移位取反运算电路连接计算数据寄存器的Cl1数据输出端，选择端连接四输入变换行/列选择信号输出端；第七Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过< < 2移位运算电路、-<< 3移位取反运算电路、-<< 2移位取反运算电路、<< 2移位运算电路、<< 3移位运算电路、-<<2移位取反运算电路、-<<2移位取反运算电路、<< 3 移位运算电路连接计算数据寄存器的d4数据输出端，选择端连接八输入变换行/列选择信号输出端；第八Vcl数据选择电路，其第一数据输入端至第四数据输入端分别通过<<2移位运算电路、<< 3移位运算电路、-<< 1移位取反运算电路、-<< 2移位取反运算电路连接计算数据寄存器的Cl1数据输出端，选择端连接四输入变换行/列选择信号输出端；第九Vcl数据选择电路，其第一数据输入端通过<< 3移位运算电路连接计算数据寄存器的d5数据输出端，第二数据输入端通过_<< 2移位取反运算电路连接计算数据寄存器的d4数据输出端，第三数据输入端、第六数据输入端和第七数据输入端分别通过-<<3移位取反运算电路连接计算数据寄存器的d4数据输出端，第四数据输入端通过 << 4移位运算电路连接计算数据寄存器的d5数据输出端，第五数据输入端通过-<< 4 移位取反运算电路连接计算数据寄存器的d5数据输出端，第八数据输入端通过取反运算电路连接计算数据寄存器的d5数据输出端，选择端连接八输入变换行/列选择信号输出端；第十Vcl数据选择电路，其第一数据输入端通过<< 1移位运算电路连接计算数据寄存器的Cl1数据输出端，第二数据输入端和第三数据输入端分别通过取反运算电路连接计算数据寄存器的d2数据输出端，第四数据输入端通过-<< 1移位取反运算电路连接计算数据寄存器的Cl1数据输出端，选择端连接四输入变换行/列选择信号输出端；第十一 Vcl数据选择电路，其第一数据输入端至第八数据输入端依次直接连接、 通过-<<4移位取反运算电路连接、通过<< 2移位运算电路连接、通过取反运算电路连接、直接连接、通过_<< 2移位取反运算电路连接、<< 4移位运算电路、-<< 3移位取反运算电路连接计算数据寄存器的d5数据输出端，选择端连接八输入变换行/列选择信号输出端；第十二 Vcl数据选择电路，其第一数据输入端至第四数据输入端依次直接连接、 通过-<< 4移位取反运算电路连接、通过-<< 4移位取反运算电路连接、直接连接计算数据寄存器的d2数据输出端，选择端连接四输入变换行/列选择信号输出端；第十三Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 1 移位运算电路、-<< 4移位取反运算电路、<< 4移位运算电路、-<< 1移位取反运算电路、-<< 1移位取反运算电路、<< 4移位运算电路、-<< 4移位取反运算电路、<< 1 移位运算电路连接计算数据寄存器的d6数据输出端，选择端连接八输入变换行/列选择信号输出端；第十四Vcl数据选择电路，其第一数据输入端和第四数据输入端分别通过<< 4 移位运算电路连接计算数据寄存器的d2数据输出端，第二数据输入端通过-<< 4移位取反运算电路连接计算数据寄存器的d3数据输出端，第三数据输入端通过<< 4移位运算电路连接计算数据寄存器的d2数据输出端，选择端连接四输入变换行/列选择信号输出端；第十五Vcl数据选择电路，其第一数据输入端和第八数据输入端分别通过<< 2 移位运算电路连接计算数据寄存器的(16数据输出端，第二数据输入端通过取反运算电路连接计算数据寄存器的d7数据输出端，第三数据输入端通过<< 4移位运算电路连接计算数据寄存器的d7数据输出端，第四数据输入端和第五数据输入端分别通过-<< 2移位取反运算电路连接计算数据寄存器的d6数据输出端，第六数据输入端和第七数据输入端分别直接连接计算数据寄存器的d7数据输出端，选择端连接八输入变换行/列选择信号输出端；第十六Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 1移位运算电路、-<< 2移位取反运算电路、<< 2移位运算电路、-<< 3移位取反运算电路连接计算数据寄存器的d3数据输出端，选择端连接四输入变换行/列选择信号输出端；第十七Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 2 移位运算电路、-<< 3移位取反运算电路、取反运算电路、-<<4移位取反运算电路、 << 4移位运算电路、-<< 4移位取反运算电路、<< 3移位运算电路、-<< 2移位取反运算电路连接计算数据寄存器的d7数据输出端，选择端连接八输入变换行/列选择信号输出端；第十八Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 3 移位运算电路、-<< 1移位取反运算电路、<< 1移位运算电路、-<< 1移位取反运算电路连接计算数据寄存器的d3数据输出端，选择端连接四输入变换行/列选择信号输出端；第一四/八输入选择电路，其第一数据输入端通过<< 2移位运算电路连接计算数据寄存器的Cltl数据输出端，第二数据输入端直接连接计算数据寄存器的Cltl数据输出端， 选择端连接四/八输入变换信号输出端；第二四/八输入选择电路，其第一数据输入端和第二数据输入端分别通过<< 3 移位运算电路、<< 4移位运算电路连接计算数据寄存器的Cltl数据输出端，选择端连接四/ 八输入变换信号输出端；第三四/八输入选择电路，其第一数据输入端连接第一 Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接四/八输入变换信号输出端；第四四/八输入选择电路，其第一数据输入端连接第二 Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接四/八输入变换信号输出端；第五四/八输入选择电路，其第一数据输入端连接第三Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接四/八输入变换信号输出端；第六四/八输入选择电路，其第一数据输入端连接第四Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接四/八输入变换信号输出端；第七四/八输入选择电路，其第一数据输入端连接第五Vcl数据选择电路的输出端，第二数据输入端连接第六Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端；第八四/八输入选择电路，其第一数据输入端连接第七Vcl数据选择电路的输出端，第二数据输入端连接第八Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端；第九四/八输入选择电路，其第一数据输入端连接第九Vcl数据选择电路的输出端，第二数据输入端连接第十Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端； 第十四/八输入选择电路，其第一数据输入端连接第十一 Vcl数据选择电路的输出端，第二数据输入端连接第十二 Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端； 第十一四/八输入选择电路，其第一数据输入端连接第十三Vcl数据选择电路的输出端，第二数据输入端连接第十四Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端；
第十二四/八输入选择电路，其第一数据输入端连接第十五Vcl数据选择电路的输出端，第二数据输入端连接第十六Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端；第十三四/八输入选择电路，其第一数据输入端连接第十七Vcl数据选择电路的输出端，第二数据输入端连接第十八Vcl数据选择电路的输出端，选择端连接四/八输入变换信号输出端；第一视频格式选择电路，其第二数据输入端连接第一四/八输入选择电路的输出端，第三数据输入端连接第一 rmvb数据数据输入端，选择端连接模式选择输出端；第二视频格式选择电路，其第二数据输入端连接第二四/八输入选择电路的输出端，第三数据输入端连接第二 rmvb数据输入端，选择端连接模式选择输出端；第三视频格式选择电路，其第二数据输入端连接第三四/八输入选择电路的输出端，第三数据输入端连接第三rmvb数据输入端，选择端连接模式选择输出端；第四视频格式选择电路，其第二数据输入端连接第四四/八输入选择电路的输出端，第三数据输入端连接第四rmvb数据选择电路的输出端，选择端连接模式选择输出端；第五视频格式选择电路，其第二数据输入端连接第五四/八输入选择电路的输出端，第三数据输入端连接第五rmvb数据选择电路的输出端，选择端连接模式选择输出端；第六视频格式选择电路，其第二数据输入端连接第六四/八输入选择电路的输出端，第三数据输入端连接第六rmvb数据选择电路的输出端，选择端连接模式选择输出端；第七视频格式选择电路，其第二数据输入端连接第七四/八输入选择电路的输出端，第三数据输入端连接第七rmvb数据选择电路的输出端，选择端连接模式选择输出端；第八视频格式选择电路，其第二数据输入端连接第八四/八输入选择电路的输出端，第三数据输入端连接第八rmvb数据选择电路的输出端，选择端连接模式选择输出端；第九视频格式选择电路，其第二数据输入端连接第九四/八输入选择电路的输出端，第三数据输入端连接第九rmvb数据选择电路的输出端，选择端连接模式选择输出端；第十视频格式选择电路，其第二数据输入端连接第十四/八输入选择电路的输出端，第三数据输入端连接第十rmvb数据选择电路的输出端，选择端连接模式选择输出端；第十一视频格式选择电路，其第二数据输入端连接第十一四/八输入选择电路的输出端，第三数据输入端连接第十一 rmvb数据选择电路的输出端，选择端连接模式选择输出端；第十二视频格式选择电路，其第二数据输入端连接第十二四/八输入选择电路的输出端，第三数据输入端连零，选择端连接模式选择输出端；第十三视频格式选择电路，其第二数据输入端连接第十三四/八输入选择电路的输出端，第三数据输入端连零，选择端连接模式选择输出端；其中，第一至视频格式选择电路第十三视频格式选择电路，分别用于根据选择端的视频格式选择控制信号，在Vcl视频格式被选择时，输出第二数据输入端接收的数据，在 rmvb视频格式被选择时，输出第三数据输入端接收的数据；多个级联的加法器，用于对各个视频格式选择电路的输出数据进行加法运算后输出运行结果。本发明实施例提供的整数反变换装置的第三级电路如图5所示，如果需要实现三种视频格式的整数反变换运算，第三级电路由12个加法器级联构成，最终的结果为所有输入数据sumOinO到sum6in之和。如果需要实现其中的任意两种，则可以相应减少加法器的数量。下面以h. 264为例，说明整数反变换的实现过程，具体时序如图6所示1、在时钟周期的第1拍到时钟周期的第4拍，接收h. 264的第一行数据d00_d03， 并将其顺序保存在输入数据寄存器中，并在第4拍接收完一行数据后将数据保存到计算数据寄存器中。2、在时钟周期的第5拍到第8拍，接收h. 264的第二行数据dl0_dl3，并将其顺序
保存至输入数据寄存器中。在第5拍时，控制器输出的cnt0_3计数器的输出为O，第多路选择mux0_18， mux0_20,mux0_22根据cnt0_3计数值分别选择相应的移位数据，第三级多路选择mux输出 h. 264分支的数据，经过第三级反变换电路的加法器，得到第一行的第1个数据行变换的结
果ο在第6拍时，得到第一行的第2个数据行变换的结果，第7，8拍时，得到第一行的第3，4个行变换的结果。在第8拍时，将输入数据寄存器中保存的第二行的数据保存到计算数据寄存器。3、在时钟周期的第9拍到第12拍，接收h. 264的第三行数据d20_d23，并将其顺序保存至输入数据寄存器中，并在第12拍将第3行所有数据保存至计算数据寄存器中。在时钟周期的第9拍到第12拍，依次输出第二行经过行变换的4个结果。4、在时钟周期的第13拍到第16拍，接收h. 264的第四行数据d30_d33，并将其顺序保存至输入数据寄存器中，并在第16拍将第4行所有数据保存至计算数据寄存器中。在时钟周期的第13拍到第16拍，依次输出第三行经过行变换的4个结果。5、在时钟周期的第17拍到第20拍，依次输出第四行经过行变换的4个结果。反变换过程的第一个步骤行变换结束。从第21拍开始进行第二个步骤列变换。6、在时钟周期的第21拍到第M拍，接收经过行变换后结果矩阵中的第一列数据 d00-d30,并将其顺序保存在输入数据寄存器中，并在第4拍接收完一列数据后将数据保存到计算数据寄存器中。7、在时钟周期的第25拍到第观拍，接收第二列数据d01-d31，并将其顺序保存至输入数据寄存器中，并在第观拍将第2列所有数据保存至计算数据寄存器中。在时钟周期的第25拍到第观拍，依次输出列变换的第一列的4个结果。8、在时钟周期的第四拍到第32拍，接收第二列数据d02-d32，并将其顺序保存至输入数据寄存器中，并在第32拍将第3列所有数据保存至计算数据寄存器中。在时钟周期的第四拍到第32拍，依次输出列变换的第二列的4个结果。9、在时钟周期的第33拍到第36拍，接收第二列数据d03_d33，并将其顺序保存至输入数据寄存器中，并在第32拍将第4列所有数据保存至计算数据寄存器中。在时钟周期的第33拍到第36拍，依次输出列变换的第三列的4个结果。10、在时钟周期的第37拍到第40拍，依次输出列变换的第四列的4个结果。反变换过程的第二个步骤列变换结束。反变换过程完成。图6和图7是h264做4x4矩阵反变换第一个步骤行变换的时序图，总共20个时钟周期，input表示输入，在1-16拍串行输入16个数据，output表示输出，在4_20拍输出 20个经过行变换的结果，sumlinO, sumlinl, sum2in0, sum2inl表示中间结果(可以对照结构图)，将四个结果相加以后将得到最终的输出。h. 264的列变换时序图与行变换相似，只是输入数据由行数据转变为列数据，计算一个4x4块的时间为0X4+4) X2 = 40个周期。rmvb的反变换过程与h^64类似，只是变换矩阵系数不同，具体时序图为图8和图 9所示。rmvb使用到的加法器较h. 264多，因为系数较h. 264稍微复杂一些，在第1_16拍完成数据的输入，在第4-20拍完成数据的计算和输出。rmvb的列变换时序图与行变换相似，只是输入数据由行数据转变为列数据，计算一个4x4块的时间为0X4+4) X2 = 40个周期。vcl与h. ^4，rmvb视频格式稍有不同，vcl的变换形式有两种，其中4输入变换与 h. 264相似，但vcl可能使用到8输入的反变换，因此，需要在时钟周期的第1拍到第8拍完成第一行或列的输入，循环也是以8个数据为单位的。下面将分别描述vcl的4输入变换以及8输入变换的时序如图10，在前1-4个时钟周期输入第1行的4个数据，但是没有数据输出。在第 5-8个时钟周期进行第1行数据的反变换运算并输出，在第9-12个时钟周期进行第2行数据的反变换运算并输出。如图11，在第13-16个时钟周期完成第3行数据的反变换运算，第17-20个时钟周期完成第4行数据的反变换运算。列的反变换时序如上述时序相同。综上所述，vcl的4输入反变换需要的时钟周期为(nX4+4) X2，其中，8x4的块η =8，4x4 的块 η = 4。vcl的8输入变换需要使用到8个输入数据d0-d7，同时，需要计数器在0_7内循环，4x8块的反变换需要循环4次，8x8块的反变换需要循环8次。如图12，在前8个时钟周期，完成第一行或者第一列8个数据的输入，前8个时钟周期没有输出。如图13，在第9个时钟周期到第16个时钟周期，计数器从0计数到7，进行第1行反变换运算，计数器为O时输出第1个反变换数据y00，为1时输出第2个反变换数据yOl， 直到计数器为7时输出第8个反变换数据y07。第2行的计算时序与上图相似，计数器重新从0开始计数，输入的数据由d00_d07 相应改变为dl0-dl7，计数器为0输出第2行第1个反变换数据ylO，计数器为1输出第2 行第2个反变换数据yll，直到计数器为7时输出第8个反变换数据yl7。第3行至第8行的数据计算时序与上述相同。第1列到第8列的反变换时序与上述相似，只是输入的数据由行数据转变为列数据。综上，完成vcl的8输入反变换运算，需要的时钟周期为(nX8+8)X2，其中，4x8 块反变换中η = 4,8x8块η = 8。综上所述，本发明实施例提供的视频解码中的整数反变换装置的实现原理框图如图14所示，包括存储单元1401，用于接收进行整数反变换运算的各行数据并输出；整数反变换单元1402，用于在视频格式选择控制信号和行/列选择信号的控制下，根据不同视频格式的行反变换公式Y’ = YC对所述存储单元1401输出的相应视频格式的行数据依次进行行变换运算后获得中间结果；将中间结果输出给所述存储单元保存；并根据列反变换公式X = C’ Y’对所述存储单元输出的中间结果依次进行列反变换运算后获得整数反变换运算结果，其中Y为由需要进行整数反变换的各行数据组成的矩阵，C为相应视频格式的转换系数矩阵，Y’中间结果的数据组成的矩阵，C’为C的转置矩阵，X为整数反变换后的各行数据组成的矩阵；控制器1403，用于控制所述存储单元1401接收和输出各行数据，并向所述整数反变换单元1402输出视频格式选择控制信号，以及行/列选择信号。本发明实施例提供的整数反变换装置能够兼容不同视频格式的整数反变换，并且对每种视频格式的数据进行整数反变换时，根据相同的公式实现行与列的反变换，从而利用同样的运算电路实现分别进行行反变化和列反变换时，因此减少了整数反变换装置所需的运算单元数量，并且不同视频格式的整数反变化共享控制器、存储单元以及运算单元，进一步节省了硬件资源。显然，本领域的技术人员可以对本发明实施例进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
权利要求
1.一种视频解码中的整数反变换装置，其特征在于，包括 存储单元，用于接收进行整数反变换运算的各行数据并输出；整数反变换单元，用于在视频格式选择控制信号和行/列选择信号的控制下，根据不同视频格式的行反变换公式Y’ = YC对所述存储单元输出的相应视频格式的行数据依次进行行变换运算后获得中间结果；将中间结果输出给所述存储单元保存；并根据列反变换公式χ = C’ Y’对所述存储单元输出的中间结果依次进行列反变换运算后获得整数反变换运算结果，其中Y为由需要进行整数反变换的各行数据组成的矩阵，C为相应视频格式的转换系数矩阵，Y’中间结果的数据组成的矩阵，C’为C的转置矩阵，X为整数反变换后的各行数据组成的矩阵；控制器，用于控制所述存储单元接收和输出各行数据，并向所述整数反变换单元输出视频格式选择控制信号，以及行/列选择信号。
2.如权利要求1所述的视频解码反变换装置，其特征在于所述存储单元包括串行数据输入端和屯、Cl1, d2和d3四个数据输出端，用于通过串行数据输入端串行接收对H. 264视频格式的编码数据进行整数反变换运算时的行数据，并通过所述Cltl至d3并行输出；或者接收通过串行数据输入端串行接收对rmvb视频格式编码数据进行整数反变换运算时所需的行数据，并通过所述Cltl至d3并行输出；所述控制器包括四输入变换行/列选择信号输出端，用于输出0 3行/列选择信号，以及输出视频格式选择控制信号的模式选择输出端； 所述整数反变换单元包括第一 H. 264数据输入端，连接所述存储器的dQ数据输出端；第二 H. 264数据选择电路，其第一数据输入端至第四数据输入端依次直接连接、通过 >> 1移位运算电路连接、通过->> 1移位取反运算电路连接、通过取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第三H. 264数据选择电路，其第一至第四数据输入端依次直接连接、通过取反运算电路连接、通过取反运算电路连接、直接连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第四H. 264数据选择电路，其第一至第四个数据输入端依次通过> > 2移位运算电路连接、通过取反运算电路连接、直接连接、通过->>2移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述四输入变换行/列选择信号输出端； 第一 rmvb数据输入端，连接所述存储器的Cltl数据输出端；第二 rmvb数据输入端，通过<< 2移位运算电路连接所述存储器的Cltl数据输出端； 第三rmvb数据输入端，通过<< 3移位运算电路连接所述存储器的Cltl数据输出端； 第四rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 4移位运算电路、<< 3移位运算电路、-<< 3移位取反运算电路、-<< 4移位取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第五rmvb数据选择电路，其第一数据输入端和第三数据输入端分别直接连接所述存储器的Cl1数据输出端，第二数据输入端和第四数据输入端分别通过取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第六rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 3移位运算电路、-<< 3移位取反运算电路、_<< 3移位取反运算电路、<< 3移位运算电路连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第七rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 2移位运算电路、-<< 2移位取反运算电路、-<< 2移位取反运算电路、<< 2移位运算电路连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第八rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 1移位运算电路、-<< 1移位取反运算电路、_<< 1移位取反运算电路、<< 1移位运算电路连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第九rmvb数据选择电路，其第一数据输入端和第四数据输入端分别直接连接所述存储器的d2数据输出端，第二数据输入端和第三数据输入端分别通过取反运算电路连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 3移位运算电路、-<< 4移位取反运算电路连接、<< 4移位运算电路、-<< 3移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述四输入变换行/列选择信号输出端； 第十一 rmvb数据选择电路，其第一数据输入端和第二数据输入端分别通过取反运算电路连接所述存储器的(13数据输出端，第三数据输入端和第四数据输入端分别直接连接所述存储器的d3数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第一视频格式选择电路，其第一数据输入端接零，第三数据输入端连接第一 rmvb数据输入端，选择端连接所述模式选择输出端；第二视频格式选择电路，其第一数据输入端接零，第三数据输入端连接所述第二 rmvb 数据输入端，选择端连接所述模式选择输出端；第三视频格式选择电路，其第一数据输入端连接第一 H. 264数据数据输入端，第三数据输入端连接所述第三rmvb数据输入端，选择端连接所述模式选择输出端；第四视频格式选择电路，其第一数据输入端连接第二 H. 264数据选择电路的输出端， 第三数据输入端连接所述第四rmvb数据选择电路的输出端，选择端连接所述模式选择输出端；第五视频格式选择电路，其第一数据输入端连接第三H. 264数据选择电路的输出端， 第三数据输入端连接所述第五rmvb数据选择电路的输出端，选择端连接所述模式选择输出端；第六视频格式选择电路，其第一数据输入端连接第四H. 264数据选择电路的输出端， 第三数据输入端连接所述第六rmvb数据选择电路的输出端，选择端连接所述模式选择输出端；第七视频格式选择电路，其第一数据输入端接零，第三数据输入端连接所述第七rmvb 数据选择电路的输出端，选择端连接所述模式选择输出端；第八视频格式选择电路，其第一数据输入端接零，第三数据输入端连接所述第八rmvb 数据选择电路的输出端，选择端连接所述模式选择输出端；第九视频格式选择电路，其第一数据输入端接零，第三数据输入端连接所述第九rmvb 数据选择电路的输出端，选择端连接所述模式选择输出端；第十视频格式选择电路，其第一数据输入端接零，第三数据输入端连接所述第十rmvb数据选择电路的输出端，选择端连接所述模式选择输出端；第十一视频格式选择电路，其第一数据输入端接零，第三数据输入端连接所述第十一 rmvb数据选择电路的输出端，选择端连接所述模式选择输出端；其中，第一视频格式选择电路至第十一视频格式选择电路，分别用于根据选择端的视频格式选择控制信号，在H. 264视频格式被选择时，输出第一数据输入端接收的数据，在 rmvb视频格式被选择时，输出第三数据输入端接收的数据；多个级联的加法器，用于对各个视频格式选择电路的输出数据进行加法运算后输出运行结果。
3.如权利要求2所述的视频解码反变换装置，其特征在于所述存储单元还包括d4、d5、d6和d7四个数据输出端，所述存储单元还用于通过所述串行输入端串行接收对vcl视频格式的编码数据进行整数反变换运算时的行数据，并通过 d0至d7并行输出；所述控制器还包括八输入变换行/列选择信号输出端，用于输出0 7行/列选择信号，以及四/八输入变换信号输出端，用于在进行vcl视频格式反变换时输出四输入变换或八输入变换的选择信号；所述整数反变换单元还包括第一 Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 4移位运算电路连接、通过<<4移位运算电路连接、直接连接、通过<< 2移位运算电路连接、通过-<<2移位取反运算电路连接、通过取反运算电路连接、通过_<<4移位取反运算电路连接、通过_<< 4移位取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第二 Vcl数据选择电路，其第一数据输入端和第八数据输入端通过<< 4移位运算电路连接所述存储器的d2数据输出端，第二数据输入端通过取反运算电路连接所述存储器的 Cl1数据输出端，第三数据输入端通过< < 3移位运算电路连接所述存储器的Cl1数据输出端， 第四数据输入端和第五数据输入端分别通过-<< 4移位取反运算电路连接所述存储器的 d2数据输出端，第六数据输入端通过-<< 3移位取反运算电路连接所述存储器的Cl1数据输出端，第七数据输入端直接连接所述存储器的Cl1数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第三Vcl数据选择电路，其第一数据输入端通过<< 4移位运算电路连接所述存储器的(13数据输出端，第二数据输入端和第七数据输入端通过<< 1移位运算电路连接所述存储器的d2数据输出端，第三数据输入端和第六数据输入端通过-<< 1取反运算电路连接所述存储器的d2数据输出端，第四数据输入端通过取反运算电路连接所述存储器的 d3数据输出端，第五数据输入端直接连接所述存储器的d3数据输出端，第八数据输入端通过-<< 4移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第四Vc 1数据选择电路，其第一数据输入端通过取反运算电路连接所述存储器的d3数据输出端，第二数据输入端和第七数据输入端通过<< 2移位运算电路连接所述存储器的 d2数据输出端，第三数据输入端和第六数据输入端通过-<< 2移位取反运算电路连接所述存储器的d2数据输出端，第四数据输入端通过-<< 3移位取反运算电路连接所述存储器的d3数据输出端，第五数据输入端通过< < 3移位运算电路连接所述存储器的d3数据输出端，第八数据输入端直接连接所述存储器的d3数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第五Vcl数据选择电路，其第一数据输入端和第四数据输入端通过<<3移位运算电路连接所述存储器的d4数据输出端，第二数据输入端通过-<< 2移位取反运算电路连接所述存储器的d3数据输出端，第三数据输入端通过-<< 4移位取反运算电路连接所述存储器的d3数据输出端，第五数据输入端和第八数据输入端通过<<2移位运算电路连接所述存储器的d4数据输出端，第六数据输入端通过<< 4移位运算电路连接所述存储器的d3 数据输出端，第七数据输入端通过<< 2移位运算电路连接所述存储器的d3数据输出端， 选择端连接所述八输入变换行/列选择信号输出端；第六Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 4移位运算电路、<< 1移位运算电路、-<< 3移位取反运算电路、-<< 4移位取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第七Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 2移位运算电路、-<<3移位取反运算电路、-<< 2移位取反运算电路、<< 2移位运算电路、 << 3移位运算电路、-<< 2移位取反运算电路、-<< 2移位取反运算电路、<< 3移位运算电路连接所述存储器的d4数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第八Vcl数据选择电路，其第一数据输入端至第四数据输入端分别通过<< 2移位运算电路、< < 3移位运算电路、-< < 1移位取反运算电路、-< < 2移位取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第九Vcl数据选择电路，其第一数据输入端通过<< 3移位运算电路连接所述存储器的d5数据输出端，第二数据输入端通过-< < 2移位取反运算电路连接所述存储器的d4数据输出端，第三数据输入端、第六数据输入端和第七数据输入端分别通过-< < 3移位取反运算电路连接所述存储器的d4数据输出端，第四数据输入端通过<< 4移位运算电路连接所述存储器的d5数据输出端，第五数据输入端通过-<< 4移位取反运算电路连接所述存储器的d5数据输出端，第八数据输入端通过取反运算电路连接所述存储器的d5数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第十Vcl数据选择电路，其第一数据输入端通过<< 1移位运算电路连接所述存储器的Cl1数据输出端，第二数据输入端和第三数据输入端分别通过取反运算电路连接所述存储器的d2数据输出端，第四数据输入端通过-<< 1移位取反运算电路连接所述存储器的Cl1 数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十一 Vcl数据选择电路，其第一数据输入端至第八数据输入端依次直接连接、通过-< < 4移位取反运算电路连接、通过< < 2移位运算电路连接、通过取反运算电路连接、直接连接、通过_<< 2移位取反运算电路连接、<< 4移位运算电路、-<< 3移位取反运算电路连接所述存储器的d5数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第十二 Vcl数据选择电路，其第一数据输入端至第四数据输入端依次直接连接、通过-<< 4移位取反运算电路连接、通过-<< 4移位取反运算电路连接、直接连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十三Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 1移位运算电路、-<< 4移位取反运算电路、<< 4移位运算电路、-<< 1移位取反运算电路、-<< 1移位取反运算电路、<< 4移位运算电路、-<< 4移位取反运算电路、<< 1 移位运算电路连接所述存储器的d6数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第十四Vcl数据选择电路，其第一数据输入端和第四数据输入端分别通过<< 4移位运算电路连接所述存储器的d2数据输出端，第二数据输入端通过-<< 4移位取反运算电路连接所述存储器的d3数据输出端，第三数据输入端通过<< 4移位运算电路连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十五Vcl数据选择电路，其第一数据输入端和第八数据输入端分别通过<< 2移位运算电路连接所述存储器的d6数据输出端，第二数据输入端通过取反运算电路连接所述存储器的d7数据输出端，第三数据输入端通过< < 4移位运算电路连接所述存储器的d7数据输出端，第四数据输入端和第五数据输入端分别通过-<< 2移位取反运算电路连接所述存储器的d6数据输出端，第六数据输入端和第七数据输入端分别直接连接所述存储器的d7 数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第十六Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 1移位运算电路、-<< 2移位取反运算电路、< < 2移位运算电路、-< < 3移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十七Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 2移位运算电路、-<< 3移位取反运算电路、取反运算电路、-<<4移位取反运算电路、<< 4 移位运算电路、-<< 4移位取反运算电路、<< 3移位运算电路、-<< 2移位取反运算电路连接所述存储器的d7数据输出端，选择端连接所述八输入变换行/列选择信号输出端； 第十八Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 3移位运算电路、-<< 1移位取反运算电路、<< 1移位运算电路、-<< 1移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第一四/八输入选择电路，其第一数据输入端通过<< 2移位运算电路连接所述存储器的Cltl数据输出端，第二数据输入端直接连接所述存储器的Cltl数据输出端，选择端连接所述四/八输入变换信号输出端，输出端连接所述第一视频格式选择电路的第二数据输入端；第二四/八输入选择电路，其第一数据输入端和第二数据输入端分别通过<< 3移位运算电路、<< 4移位运算电路连接所述存储器的Cltl数据输出端，选择端连接所述四/八输入变换信号输出端，输出端连接所述第二视频格式选择电路的第二数据输入端；第三四/八输入选择电路，其第一数据输入端连接所述第一 Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接所述四/八输入变换信号输出端，输出端连接所述第三视频格式选择电路的第二数据输入端；第四四/八输入选择电路，其第一数据输入端连接所述第二 Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接所述四/八输入变换信号输出端，输出端连接所述第四视频格式选择电路的第二数据输入端；第五四/八输入选择电路，其第一数据输入端连接所述第三Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接所述四/八输入变换信号输出端，输出端连接所述第五视频格式选择电路的第二数据输入端；第六四/八输入选择电路，其第一数据输入端连接所述第四Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接所述四/八输入变换信号输出端，输出端连接所述第六视频格式选择电路的第二数据输入端；第七四/八输入选择电路，其第一数据输入端连接所述第五Vcl数据选择电路的输出端，第二数据输入端连接所述第六Vcl数据选择电路的输出端，选择端连接所述四/八输入变换信号输出端，输出端连接所述第七视频格式选择电路的第二数据输入端；第八四/八输入选择电路，其第一数据输入端连接所述第七Vcl数据选择电路的输出端，第二数据输入端连接所述第八Vcl数据选择电路的输出端，选择端连接所述四/八输入变换信号输出端，输出端连接所述第八视频格式选择电路的第二数据输入端；第九四/八输入选择电路，其第一数据输入端连接所述第九Vcl数据选择电路的输出端，第二数据输入端连接所述第十Vcl数据选择电路的输出端，选择端连接所述四/八输入变换信号输出端，输出端连接所述第九视频格式选择电路的第二数据输入端；第十四/八输入选择电路，其第一数据输入端连接所述第十一 Vcl数据选择电路的输出端，第二数据输入端连接所述第十二 Vcl数据选择电路的输出端，选择端连接所述四/八输入变换信号输出端，输出端连接所述第十视频格式选择电路的第二数据输入端；第十一四/八输入选择电路，其第一数据输入端连接所述第十三Vcl数据选择电路的输出端，第二数据输入端连接所述第十四Vcl数据选择电路的输出端，选择端连接所述四/ 八输入变换信号输出端，输出端连接所述第十一视频格式选择电路的第二数据输入端；第十二四/八输入选择电路，其第一数据输入端连接所述第十五Vcl数据选择电路的输出端，第二数据输入端连接所述第十六Vcl数据选择电路的输出端，选择端连接所述四/ 八输入变换信号输出端，输出端连接所述第十二视频格式选择电路的第二数据输入端；第十三四/八输入选择电路，其第一数据输入端连接所述第十七Vcl数据选择电路的输出端，第二数据输入端连接所述第十八Vcl数据选择电路的输出端，选择端连接所述四/ 八输入变换信号输出端；以及第十二视频格式选择电路，其第一数据输入端接零，第二数据输入端连接所述第十二四/八输入选择电路的输出端，选择端连接所述模式选择输出端；第十三视频格式选择电路，其第一数据输入端接零，第二数据输入端连接所述第十三四/八输入选择电路的输出端，选择端连接所述模式选择输出端；其中，第一视频格式选择电路至第十三视频格式选择电路，分别用于根据选择端的视频格式选择控制信号，在H. 264视频格式被选择时，输出第一数据输入端接收的数据，在 Vcl视频格式被选择时，输出第二数据输入端接收的数据，在rmvb视频格式被选择时，输出第三数据输入端接收的数据。
4.如权利要求1所述的视频解码反变换装置，其特征在于所述存储单元包括串行数据输入端和屯、Cl1, d2和d7八个数据输出端，用于通过串行数据输入端串行接收对H. 264视频格式的编码数据进行整数反变换运算时的行数据，并通过所述Cltl至d3并行输出；或者通过串行数据输入端串行接收对Vcl视频格式编码数据进行整数反变换运算时所需的行数据，并通过所述Cltl至d7并行输出；所述控制器包括四输入变换行/列选择信号输出端，用于输出0 3行/列选择信号，输出视频格式选择控制信号的模式选择输出端，以及四/八输入变换信号输出端，用于在进行vcl视频格式反变换时输出四输入变换或八输入变换的选择信号； 所述整数反变换单元包括第一 H. 264数据输入端，连接所述存储器的dQ数据输出端；第二 H. 264数据选择电路，其第一数据输入端至第四数据输入端依次直接连接、通过 >> 1移位运算电路连接、通过_>> 1移位取反运算电路连接、通过取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第三H. 264数据选择电路，其第一至第四数据输入端依次直接连接、通过取反运算电路连接、通过取反运算电路连接、直接连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第四H. 264数据选择电路，其第一数据输入端至第四个数据输入端依次通过>>2移位运算电路连接、通过取反运算电路连接、直接连接、通过_>> 2移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第一 Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 4移位运算电路连接、通过<<4移位运算电路连接、直接连接、通过<< 2移位运算电路连接、通过-< < 2移位取反运算电路连接、通过取反运算电路连接、通过-< < 4移位取反运算电路连接、通过-<< 4移位取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第二 Vcl数据选择电路，其第一数据输入端和第八数据输入端通过<< 4移位运算电路连接所述存储器的d2数据输出端，第二数据输入端通过取反运算电路连接所述存储器的 Cl1数据输出端，第三数据输入端通过< < 3移位运算电路连接所述存储器的Cl1数据输出端， 第四数据输入端和第五数据输入端分别通过-<< 4移位取反运算电路连接所述存储器的 d2数据输出端，第六数据输入端通过-<< 3移位取反运算电路连接所述存储器的Cl1数据输出端，第七数据输入端直接连接所述存储器的Cl1数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第三Vcl数据选择电路，其第一数据输入端通过<< 4移位运算电路连接所述存储器的(13数据输出端，第二数据输入端和第七数据输入端通过<< 1移位运算电路连接所述存储器的d2数据输出端，第三数据输入端和第六数据输入端通过-<< 1取反运算电路连接所述存储器的d2数据输出端，第四数据输入端通过取反运算电路连接所述存储器的 d3数据输出端，第五数据输入端直接连接所述存储器的d3数据输出端，第八数据输入端通过-<< 4移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第四Vc 1数据选择电路，其第一数据输入端通过取反运算电路连接所述存储器的d3数据输出端，第二数据输入端和第七数据输入端通过<< 2移位运算电路连接所述存储器的 d2数据输出端，第三数据输入端和第六数据输入端通过-<< 2移位取反运算电路连接所述存储器的d2数据输出端，第四数据输入端通过-<< 3移位取反运算电路连接所述存储器的d3数据输出端，第五数据输入端通过< < 3移位运算电路连接所述存储器的d3数据输出端，第八数据输入端直接连接所述存储器的d3数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第五Vcl数据选择电路，其第一数据输入端和第四数据输入端通过<<3移位运算电路连接所述存储器的d4数据输出端，第二数据输入端通过-<< 2移位取反运算电路连接所述存储器的d3数据输出端，第三数据输入端通过-<< 4移位取反运算电路连接所述存储器的d3数据输出端，第五数据输入端和第八数据输入端通过<<2移位运算电路连接所述存储器的d4数据输出端，第六数据输入端通过<< 4移位运算电路连接所述存储器的d3 数据输出端，第七数据输入端通过<< 2移位运算电路连接所述存储器的d3数据输出端， 选择端连接所述八输入变换行/列选择信号输出端；第六Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 4移位运算电路、<< 1移位运算电路、-<< 3移位取反运算电路、-<< 4移位取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第七Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 2移位运算电路、-<<3移位取反运算电路、-<< 2移位取反运算电路、<< 2移位运算电路、 << 3移位运算电路、-<< 2移位取反运算电路、-<< 2移位取反运算电路、<< 3移位运算电路连接所述存储器的d4数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第八Vcl数据选择电路，其第一数据输入端至第四数据输入端分别通过<< 2移位运算电路、< < 3移位运算电路、-< < 1移位取反运算电路、-< < 2移位取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第九Vcl数据选择电路，其第一数据输入端通过<< 3移位运算电路连接所述存储器的d5数据输出端，第二数据输入端通过-< < 2移位取反运算电路连接所述存储器的d4数据输出端，第三数据输入端、第六数据输入端和第七数据输入端分别通过-< < 3移位取反运算电路连接所述存储器的d4数据输出端，第四数据输入端通过<< 4移位运算电路连接所述存储器的d5数据输出端，第五数据输入端通过-<< 4移位取反运算电路连接所述存储器的d5数据输出端，第八数据输入端通过取反运算电路连接所述存储器的d5数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第十Vcl数据选择电路，其第一数据输入端通过<< 1移位运算电路连接所述存储器的Cl1数据输出端，第二数据输入端和第三数据输入端分别通过取反运算电路连接所述存储器的d2数据输出端，第四数据输入端通过-<< 1移位取反运算电路连接所述存储器的Cl1 数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十一 Vcl数据选择电路，其第一数据输入端至第八数据输入端依次直接连接、通过-<< 4移位取反运算电路连接、通过<< 2移位运算电路连接、通过取反运算电路连接、直接连接、通过_<< 2移位取反运算电路连接、<< 4移位运算电路、-<< 3移位取反运算电路连接所述存储器的d5数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第十二 Vcl数据选择电路，其第一数据输入端至第四数据输入端依次直接连接、通过-<< 4移位取反运算电路连接、通过-<< 4移位取反运算电路连接、直接连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十三Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 1移位运算电路、-<< 4移位取反运算电路、<< 4移位运算电路、-<< 1移位取反运算电路、-<< 1移位取反运算电路、<< 4移位运算电路、-<< 4移位取反运算电路、<< 1 移位运算电路连接所述存储器的d6数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第十四Vcl数据选择电路，其第一数据输入端和第四数据输入端分别通过<< 4移位运算电路连接所述存储器的d2数据输出端，第二数据输入端通过-<< 4移位取反运算电路连接所述存储器的d3数据输出端，第三数据输入端通过<< 4移位运算电路连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十五Vcl数据选择电路，其第一数据输入端和第八数据输入端分别通过<< 2移位运算电路连接所述存储器的d6数据输出端，第二数据输入端通过取反运算电路连接所述存储器的d7数据输出端，第三数据输入端通过< < 4移位运算电路连接所述存储器的d7数据输出端，第四数据输入端和第五数据输入端分别通过-<< 2移位取反运算电路连接所述存储器的d6数据输出端，第六数据输入端和第七数据输入端分别直接连接所述存储器的d7 数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第十六Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 1移位运算电路、-<< 2移位取反运算电路、< < 2移位运算电路、-< < 3移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十七Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 2移位运算电路、-<< 3移位取反运算电路、取反运算电路、-<<4移位取反运算电路、<< 4 移位运算电路、-<< 4移位取反运算电路、<< 3移位运算电路、-<< 2移位取反运算电路连接所述存储器的d7数据输出端，选择端连接所述八输入变换行/列选择信号输出端； 第十八Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 3移位运算电路、-<< 1移位取反运算电路、<< 1移位运算电路、-<< 1移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第一四/八输入选择电路，其第一数据输入端通过<< 2移位运算电路连接所述存储器的Cltl数据输出端，第二数据输入端直接连接所述存储器的Cltl数据输出端，选择端连接所述四/八输入变换信号输出端；第二四/八输入选择电路，其第一数据输入端和第二数据输入端分别通过<< 3移位运算电路、<< 4移位运算电路连接所述存储器的Cltl数据输出端，选择端连接所述四/八输入变换信号输出端；第三四/八输入选择电路，其第一数据输入端连接所述第一 Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接所述四/八输入变换信号输出端；第四四/八输入选择电路，其第一数据输入端连接所述第二 Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接所述四/八输入变换信号输出端；第五四/八输入选择电路，其第一数据输入端连接所述第三Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接所述四/八输入变换信号输出端；第六四/八输入选择电路，其第一数据输入端连接所述第四Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接所述四/八输入变换信号输出端；第七四/八输入选择电路，其第一数据输入端连接所述第五Vcl数据选择电路的输出端，第二数据输入端连接所述第六Vcl数据选择电路的输出端，选择端连接所述四/八输入变换信号输出端；第八四/八输入选择电路，其第一数据输入端连接所述第七Vcl数据选择电路的输出端，第二数据输入端连接所述第八Vcl数据选择电路的输出端，选择端连接所述四/八输入变换信号输出端；第九四/八输入选择电路，其第一数据输入端连接所述第九Vcl数据选择电路的输出端，第二数据输入端连接所述第十Vcl数据选择电路的输出端，选择端连接所述四/八输入变换信号输出端；第十四/八输入选择电路，其第一数据输入端连接所述第十一 Vcl数据选择电路的输出端，第二数据输入端连接所述第十二 Vcl数据选择电路的输出端，选择端连接所述四/八输入变换信号输出端；第十一四/八输入选择电路，其第一数据输入端连接所述第十三Vcl数据选择电路的输出端，第二数据输入端连接所述第十四Vcl数据选择电路的输出端，选择端连接所述四/ 八输入变换信号输出端；第十二四/八输入选择电路，其第一数据输入端连接所述第十五Vcl数据选择电路的输出端，第二数据输入端连接所述第十六Vcl数据选择电路的输出端，选择端连接所述四/ 八输入变换信号输出端，输出端连接所述第十二视频格式选择电路的第二数据输入端；第十三四/八输入选择电路，其第一数据输入端连接所述第十七Vcl数据选择电路的输出端，第二数据输入端连接所述第十八Vcl数据选择电路的输出端，选择端连接所述四/ 八输入变换信号输出端；第一视频格式选择电路，其第一数据输入端接零，第二数据输入端连接所述第一四/ 八输入选择电路的输出端，选择端连接所述模式选择输出端；第二视频格式选择电路，其第一数据输入端接零，第二数据输入端连接所述第二四/ 八输入选择电路的输出端，选择端连接所述模式选择输出端；第三视频格式选择电路，其第一数据输入端连接第一 H. 264数据数据输入端，第二数据输入端连接所述第三四/八输入选择电路的输出端，选择端连接所述模式选择输出端； 第四视频格式选择电路，其第一数据输入端连接第二 H. 264数据选择电路的输出端， 第二数据输入端连接所述第四四/八输入选择电路的输出端，选择端连接所述模式选择输出端；第五视频格式选择电路，其第一数据输入端连接第三H. 264数据选择电路的输出端， 第二数据输入端连接所述第五四/八输入选择电路的输出端，选择端连接所述模式选择输出端；第六视频格式选择电路，其第一数据输入端连接第四H. 264数据选择电路的输出端， 第二数据输入端连接所述第六四/八输入选择电路的输出端，选择端连接所述模式选择输出端；第七视频格式选择电路，其第一数据输入端接零，第二数据输入端连接所述第七四/ 八输入选择电路的输出端，选择端连接所述模式选择输出端；第八视频格式选择电路，其第一数据输入端接零，第二数据输入端连接所述第八四/八输入选择电路的输出端，选择端连接所述模式选择输出端；第九视频格式选择电路，其第一数据输入端接零，第二数据输入端连接所述第九四/ 八输入选择电路的输出端，选择端连接所述模式选择输出端；第十视频格式选择电路，其第一数据输入端接零，第二数据输入端连接所述第十四/ 八输入选择电路的输出端，选择端连接所述模式选择输出端；第十一视频格式选择电路，其第一数据输入端接零，第二数据输入端连接所述第十一四/八输入选择电路的输出端，选择端连接所述模式选择输出端；第十二视频格式选择电路，其第一数据输入端接零，第二数据输入端连接所述第十二四/八输入选择电路的输出端，选择端连接所述模式选择输出端；第十三视频格式选择电路，其第一数据输入端接零，第二数据输入端连接所述第十三四/八输入选择电路的输出端，选择端连接所述模式选择输出端；其中，第一视频格式选择电路至第十三视频格式选择电路，分别用于根据选择端的视频格式选择控制信号，在H. 264视频格式被选择时，输出第一数据输入端接收的数据，在 Vcl视频格式被选择时，输出第二数据输入端接收的数据；多个级联的加法器，用于对各个视频格式选择电路的输出数据进行加法运算后输出运行结果。
5.如权利要求1所述的视频解码反变换装置，其特征在于所述存储单元包括串行数据输入端和屯、Cl1, d2和d7八个数据输出端，用于通过串行数据输入端串行接收对rmvb视频格式的编码数据进行整数反变换运算时的行数据，并通过所述Cltl至d3并行输出；或者接收通过串行数据输入端串行接收对Vcl视频格式编码数据进行整数反变换运算时所需的行数据，并通过所述Cltl至d7并行输出；所述控制器包括四输入变换行/列选择信号输出端，用于输出0 3行/列选择信号，输出视频格式选择控制信号的模式选择输出端，以及四/八输入变换信号输出端，用于在进行vcl视频格式反变换时输出四输入变换或八输入变换的选择信号； 所述整数反变换单元包括第一 rmvb数据输入端，连接所述存储器的Cltl数据输出端；第二 rmvb数据输入端，通过<< 2移位运算电路连接所述存储器的Cltl数据输出端； 第三rmvb数据输入端，通过<< 3移位运算电路连接所述存储器的Cltl数据输出端； 第四rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 4移位运算电路、<< 3移位运算电路、-<< 3移位取反运算电路、-<< 4移位取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第五rmvb数据选择电路，其第一数据输入端和第三数据输入端分别直接连接所述存储器的Cl1数据输出端，第二数据输入端和第四数据输入端分别通过取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第六rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 3移位运算电路、-<< 3移位取反运算电路、-<< 3移位取反运算电路、<< 3移位运算电路连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第七rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 2移位运算电路、-<< 2移位取反运算电路、-<< 2移位取反运算电路、<< 2移位运算电路连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第八rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 1移位运算电路、-<< 1移位取反运算电路、_<< 1移位取反运算电路、<< 1移位运算电路连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第九rmvb数据选择电路，其第一数据输入端和第四数据输入端分别直接连接所述存储器的d2数据输出端，第二数据输入端和第三数据输入端分别通过取反运算电路连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十rmvb数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 3移位运算电路、-<< 4移位取反运算电路连接、<< 4移位运算电路、-<< 3移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述四输入变换行/列选择信号输出端； 第十一 rmvb数据选择电路，其第一数据输入端和第二数据输入端分别通过取反运算电路连接所述存储器的(13数据输出端，第三数据输入端和第四数据输入端分别直接连接所述存储器的d3数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第一 Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 4移位运算电路连接、通过<<4移位运算电路连接、直接连接、通过<< 2移位运算电路连接、通过-< < 2移位取反运算电路连接、通过取反运算电路连接、通过-< < 4移位取反运算电路连接、通过-<< 4移位取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第二 Vcl数据选择电路，其第一数据输入端和第八数据输入端通过<< 4移位运算电路连接所述存储器的d2数据输出端，第二数据输入端通过取反运算电路连接所述存储器的 Cl1数据输出端，第三数据输入端通过< < 3移位运算电路连接所述存储器的Cl1数据输出端， 第四数据输入端和第五数据输入端分别通过-<< 4移位取反运算电路连接所述存储器的 d2数据输出端，第六数据输入端通过-<< 3移位取反运算电路连接所述存储器的Cl1数据输出端，第七数据输入端直接连接所述存储器的Cl1数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第三Vcl数据选择电路，其第一数据输入端通过<< 4移位运算电路连接所述存储器的(13数据输出端，第二数据输入端和第七数据输入端通过<< 1移位运算电路连接所述存储器的d2数据输出端，第三数据输入端和第六数据输入端通过-<< 1取反运算电路连接所述存储器的d2数据输出端，第四数据输入端通过取反运算电路连接所述存储器的 d3数据输出端，第五数据输入端直接连接所述存储器的d3数据输出端，第八数据输入端通过-<< 4移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第四Vc 1数据选择电路，其第一数据输入端通过取反运算电路连接所述存储器的d3数据输出端，第二数据输入端和第七数据输入端通过<< 2移位运算电路连接所述存储器的 d2数据输出端，第三数据输入端和第六数据输入端通过-<< 2移位取反运算电路连接所述存储器的d2数据输出端，第四数据输入端通过-<< 3移位取反运算电路连接所述存储器的d3数据输出端，第五数据输入端通过< < 3移位运算电路连接所述存储器的d3数据输出端，第八数据输入端直接连接所述存储器的d3数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第五Vcl数据选择电路，其第一数据输入端和第四数据输入端通过<<3移位运算电路连接所述存储器的d4数据输出端，第二数据输入端通过-<< 2移位取反运算电路连接所述存储器的d3数据输出端，第三数据输入端通过-<< 4移位取反运算电路连接所述存储器的d3数据输出端，第五数据输入端和第八数据输入端通过<<2移位运算电路连接所述存储器的d4数据输出端，第六数据输入端通过<< 4移位运算电路连接所述存储器的d3 数据输出端，第七数据输入端通过<< 2移位运算电路连接所述存储器的d3数据输出端， 选择端连接所述八输入变换行/列选择信号输出端；第六Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 4移位运算电路、<< 1移位运算电路、-<< 3移位取反运算电路、_<< 4移位取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第七Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 2移位运算电路、-<<3移位取反运算电路、-<< 2移位取反运算电路、<< 2移位运算电路、 << 3移位运算电路、-<< 2移位取反运算电路、-<< 2移位取反运算电路、<< 3移位运算电路连接所述存储器的d4数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第八Vcl数据选择电路，其第一数据输入端至第四数据输入端分别通过<< 2移位运算电路、< < 3移位运算电路、-< < 1移位取反运算电路、-< < 2移位取反运算电路连接所述存储器的Cl1数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第九Vcl数据选择电路，其第一数据输入端通过<< 3移位运算电路连接所述存储器的d5数据输出端，第二数据输入端通过-< < 2移位取反运算电路连接所述存储器的d4数据输出端，第三数据输入端、第六数据输入端和第七数据输入端分别通过-< < 3移位取反运算电路连接所述存储器的d4数据输出端，第四数据输入端通过<< 4移位运算电路连接所述存储器的d5数据输出端，第五数据输入端通过-<< 4移位取反运算电路连接所述存储器的d5数据输出端，第八数据输入端通过取反运算电路连接所述存储器的d5数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第十Vcl数据选择电路，其第一数据输入端通过<< 1移位运算电路连接所述存储器的Cl1数据输出端，第二数据输入端和第三数据输入端分别通过取反运算电路连接所述存储器的d2数据输出端，第四数据输入端通过-<< 1移位取反运算电路连接所述存储器的Cl1 数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十一 Vcl数据选择电路，其第一数据输入端至第八数据输入端依次直接连接、通过-<< 4移位取反运算电路连接、通过<< 2移位运算电路连接、通过取反运算电路连接、直接连接、通过-<< 2移位取反运算电路连接、<< 4移位运算电路、-<< 3移位取反运算电路连接所述存储器的d5数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第十二 Vcl数据选择电路，其第一数据输入端至第四数据输入端依次直接连接、通过-<< 4移位取反运算电路连接、通过-<< 4移位取反运算电路连接、直接连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十三Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 1移位运算电路、-<< 4移位取反运算电路、<< 4移位运算电路、-<< 1移位取反运算电路、-<< 1移位取反运算电路、<< 4移位运算电路、-<< 4移位取反运算电路、<< 1 移位运算电路连接所述存储器的d6数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第十四Vcl数据选择电路，其第一数据输入端和第四数据输入端分别通过<< 4移位运算电路连接所述存储器的d2数据输出端，第二数据输入端通过-<< 4移位取反运算电路连接所述存储器的d3数据输出端，第三数据输入端通过<< 4移位运算电路连接所述存储器的d2数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十五Vcl数据选择电路，其第一数据输入端和第八数据输入端分别通过<< 2移位运算电路连接所述存储器的d6数据输出端，第二数据输入端通过取反运算电路连接所述存储器的d7数据输出端，第三数据输入端通过< < 4移位运算电路连接所述存储器的d7数据输出端，第四数据输入端和第五数据输入端分别通过-<< 2移位取反运算电路连接所述存储器的d6数据输出端，第六数据输入端和第七数据输入端分别直接连接所述存储器的d7 数据输出端，选择端连接所述八输入变换行/列选择信号输出端；第十六Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 1移位运算电路、-<< 2移位取反运算电路、< < 2移位运算电路、-< < 3移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第十七Vcl数据选择电路，其第一数据输入端至第八数据输入端依次通过<< 2移位运算电路、-<< 3移位取反运算电路、取反运算电路、-<<4移位取反运算电路、<< 4 移位运算电路、-<< 4移位取反运算电路、<< 3移位运算电路、-<< 2移位取反运算电路连接所述存储器的d7数据输出端，选择端连接所述八输入变换行/列选择信号输出端； 第十八Vcl数据选择电路，其第一数据输入端至第四数据输入端依次通过<< 3移位运算电路、-<< 1移位取反运算电路、<< 1移位运算电路、-<< 1移位取反运算电路连接所述存储器的d3数据输出端，选择端连接所述四输入变换行/列选择信号输出端；第一四/八输入选择电路，其第一数据输入端通过<< 2移位运算电路连接所述存储器的Cltl数据输出端，第二数据输入端直接连接所述存储器的Cltl数据输出端，选择端连接所述四/八输入变换信号输出端；第二四/八输入选择电路，其第一数据输入端和第二数据输入端分别通过<< 3移位运算电路、<< 4移位运算电路连接所述存储器的Cltl数据输出端，选择端连接所述四/八输入变换信号输出端；第三四/八输入选择电路，其第一数据输入端连接所述第一 Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接所述四/八输入变换信号输出端；第四四/八输入选择电路，其第一数据输入端连接所述第二 Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接所述四/八输入变换信号输出端；第五四/八输入选择电路，其第一数据输入端连接所述第三Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接所述四/八输入变换信号输出端；第六四/八输入选择电路，其第一数据输入端连接所述第四Vcl数据选择电路的输出端，第二数据输入端接零，选择端连接所述四/八输入变换信号输出端；第七四/八输入选择电路，其第一数据输入端连接所述第五Vcl数据选择电路的输出端，第二数据输入端连接所述第六Vcl数据选择电路的输出端，选择端连接所述四/八输入变换信号输出端；第八四/八输入选择电路，其第一数据输入端连接所述第七Vcl数据选择电路的输出端，第二数据输入端连接所述第八Vcl数据选择电路的输出端，选择端连接所述四/八输入变换信号输出端；第九四/八输入选择电路，其第一数据输入端连接所述第九Vcl数据选择电路的输出端，第二数据输入端连接所述第十Vcl数据选择电路的输出端，选择端连接所述四/八输入变换信号输出端；第十四/八输入选择电路，其第一数据输入端连接所述第十一 Vcl数据选择电路的输出端，第二数据输入端连接所述第十二 Vcl数据选择电路的输出端，选择端连接所述四/八输入变换信号输出端；第十一四/八输入选择电路，其第一数据输入端连接所述第十三Vcl数据选择电路的输出端，第二数据输入端连接所述第十四Vcl数据选择电路的输出端，选择端连接所述四/ 八输入变换信号输出端；第十二四/八输入选择电路，其第一数据输入端连接所述第十五Vcl数据选择电路的输出端，第二数据输入端连接所述第十六Vcl数据选择电路的输出端，选择端连接所述四/ 八输入变换信号输出端；第十三四/八输入选择电路，其第一数据输入端连接所述第十七Vcl数据选择电路的输出端，第二数据输入端连接所述第十八Vcl数据选择电路的输出端，选择端连接所述四/ 八输入变换信号输出端；第一视频格式选择电路，其第二数据输入端连接所述第一四/八输入选择电路的输出端，第三数据输入端连接第一 rmvb数据数据输入端，选择端连接所述模式选择输出端；第二视频格式选择电路，其第二数据输入端连接所述第二四/八输入选择电路的输出端，第三数据输入端连接所述第二 rmvb数据输入端，选择端连接所述模式选择输出端；第三视频格式选择电路，其第二数据输入端连接所述第三四/八输入选择电路的输出端，第三数据输入端连接所述第三rmvb数据输入端，选择端连接所述模式选择输出端；第四视频格式选择电路，其第二数据输入端连接所述第四四/八输入选择电路的输出端，第三数据输入端连接所述第四rmvb数据选择电路的输出端，选择端连接所述模式选择输出端；第五视频格式选择电路，其第二数据输入端连接所述第五四/八输入选择电路的输出端，第三数据输入端连接所述第五rmvb数据选择电路的输出端，选择端连接所述模式选择输出端；第六视频格式选择电路，其第二数据输入端连接所述第六四/八输入选择电路的输出端，第三数据输入端连接所述第六rmvb数据选择电路的输出端，选择端连接所述模式选择输出端；第七视频格式选择电路，其第二数据输入端连接所述第七四/八输入选择电路的输出端，第三数据输入端连接所述第七rmvb数据选择电路的输出端，选择端连接所述模式选择输出端；第八视频格式选择电路，其第二数据输入端连接所述第八四/八输入选择电路的输出端，第三数据输入端连接所述第八rmvb数据选择电路的输出端，选择端连接所述模式选择输出端；第九视频格式选择电路，其第二数据输入端连接所述第九四/八输入选择电路的输出端，第三数据输入端连接所述第九rmvb数据选择电路的输出端，选择端连接所述模式选择输出端；第十视频格式选择电路，其第二数据输入端连接所述第十四/八输入选择电路的输出端，第三数据输入端连接所述第十rmvb数据选择电路的输出端，选择端连接所述模式选择输出端；第十一视频格式选择电路，其第二数据输入端连接所述第十一四/八输入选择电路的输出端，第三数据输入端连接所述第十一 rmvb数据选择电路的输出端，选择端连接所述模式选择输出端；第十二视频格式选择电路，其第二数据输入端连接所述第十二四/八输入选择电路的输出端，第三数据输入端连零，选择端连接所述模式选择输出端；第十三视频格式选择电路，其第二数据输入端连接所述第十三四/八输入选择电路的输出端，第三数据输入端连零，选择端连接所述模式选择输出端；其中，第一至视频格式选择电路第十三视频格式选择电路，分别用于根据选择端的视频格式选择控制信号，在Vcl视频格式被选择时，输出第二数据输入端接收的数据，在rmvb 视频格式被选择时，输出第三数据输入端接收的数据；多个级联的加法器，用于对各个视频格式选择电路的输出数据进行加法运算后输出运行结果。
6.如权利要求1 5任一所述的整数反变换装置，其特征在于，所述存储单元包括输入数据寄存器，用于接收串行输入的数据并输出；计算数据寄存器，用于接收并保存所述输入数据寄存器输出的数据并并行输出。
全文摘要
本发明实施例提供一种视频解码中的整数反变换装置，实现在兼容不同视频格式的ICT反变换时，减少硬件单元的数量。一种视频解码中的整数反变换装置，包括存储单元，整数反变换单元和控制器。本发明实施例提供的整数反变换装置能够兼容不同视频格式的整数反变换，并且对每种视频格式的数据进行整数反变换时，根据相同的公式实现行与列的反变换，从而利用同样的运算电路实现分别进行行反变化和列反变换时，因此减少了整数反变换装置所需的运算单元数量，并且不同视频格式的整数反变化共享控制器、存储单元以及运算单元，进一步减少了硬件单元的数量。
文档编号H04N7/30GK102256120SQ201010179618
公开日2011年11月23日 申请日期2010年5月20日 优先权日2010年5月20日
发明者易湖 申请人:炬力集成电路设计有限公司