专利名称：基于fpga的e1插时隙及e1_ip数据汇聚混合接入装置及方法
技术领域：
本发明涉及通讯技术领域的动力环境监控系统及通信方法，特别是一种基于FPGA 的El插时隙及E1_IP数据汇聚混合接入装置及方法。
背景技术：
随着现代通信网络的逐步扩大，通信设备不断增加。通信规模迅速扩容，对机房动 力环境设备以及计算机主机和网络系统进行自动化实时监视和有效管理是非常必要的。为 有利于通信网的长期稳定运行，必须变低效的分散维护为高效的集中维护，实现全网的统 一维护以及电信机房的无人值守。在动力环境监控系统中，常用的是基于El插时隙和基于 El的IP接入两种常用方案。在传统的基于插时隙的方案中，远端监控设备将串口采集到的数据复用插入El 的一个时隙中，中心端设备从该时隙中将数据解复用到串口，再通过串口服务器之类的设 备将数据转换为以太网数据包。通过中心的局域网接入到监控业务系统平台。在基于El的IP接入方案中，远端监控设备将串口采集到的数据直接转换为以太 网数据包，再通过El的多个时隙传输到中心端。中心端设备将El对应时隙中的数据取出， 按照以太网协议(IEEE 802.3)转换后发送到局域网，并接入到监控业务系统平台。接入中 心端的以太网至El转换器是直接将以太网的数据包变换成El的帧格式进行传输，然后在 远端设备将El的帧格式还原成以太网的帧格式，实现接入中心端至远端的以太网在基于 El电信网上的透明传输。两方案相比，基于El的IP接入方案有着诸多优势IP时隙带宽动态共享，可满 足超过31个站点的数量；标准TCP/IP协议封包，系统兼容性更好；可直接接入IP网络，无 须更换基站设备，节省用户投资；2M环路保护机制，故障切换，恢复自愈；裂环、并环无须设 置，维护方便，操作简单。随着其优势越来越突出，市场需求逐渐向其靠拢，基于插时隙的方 案也随之被取代，考虑到目前存在的基于插时隙的远端设备数量庞大，为保护运营商的前 期投资，新的接入中心端需要兼容这两种方案。
发明内容
为了解决上述的技术问题，本发明的目的是提供一种基于FPGA的El插时隙及El_ IP数据汇聚混合接入装置。该装置利用FPGA嵌入式技术，提供一个高集成度的SOC硬件平 台系统，使该中心端设备兼容El插时隙方案和El的IP接入方案。本发明的另一个目的是提供一种基于FPGA的El插时隙及E1_IP数据汇聚混合接 入方法。该方法以FPGA为核心的嵌入式处理模块及外挂的SDRAM和FLASH存储芯片，并以 1路以太网和2路El应用接口输出和硬件核心，接入中心端作为El环网和以太网间的网 桥，做数据处理和协议转换。本发明解决其技术问题所采用的技术方案是
基于FPGA的El插时隙及E1_IP数据汇聚混合接入装置，包括FPGA芯片，所述FPGA 芯片连接有用于连接El插时隙数据汇聚和用于连接E1_IP数据汇聚混合接入的El接口电 路，所述FPGA芯片还分别连接有SDRAM芯片、FLASH芯片和以太网PHY芯片。进一步作为优选的实施方式，所述FPGA芯片包含以下功能模块CPU系统，包含软核CPU、SDRAM控制器、FLASH控制器，其为能独立执行的最小系 统；MAC以太网媒体模块，其接入控制器，通过MII接口，做以太网PHY芯片的数据接入 控制器；El成帧解帧模块，对复用后的数据作El成帧处理，并以HDB3编码接入El物理线 路；HDLC模块，网管命令将以HDLC帧数据格式在El线路中传输；10路Uart模块，解析时隙末端上传的串口数据，10路对应10个通道；以太网二层交换模块，在与IP末端通信的内部IP数据端口、以太网接口和CPU系 统接口之间，对IP数据作数据路由处理；MUX时隙复用模块，为串口数据、IP数据和HDLC网管数据的业务通道分配时隙，从 而复用于El链路上；HDLC模块、Uart模块和以太网二层交换模块被CPU系统直接访问，对其进行读写 操作；同时，它们分别以串行数据形式与两路MUX复用模块相连，可选择其中一路，将数据 承载在所选El成帧解帧模块的时隙通道上。基于FPGA的El插时隙及E1_IP数据汇聚混合接入方法，将El确定为成帧El类 型，且进行时隙分割，一部分时隙分配给插时隙的末端设备；另一部分时隙分配给IP化的 末端设备；还需固定一个时隙用于网管通道。进一步作为优选的实施方式，所述时隙末端设备数据处理包括以下步骤XI、时隙末端在El时隙通道上传串口数据；X2、中心端El模块接收El线路数据、解帧；X3、MUX模块解复用时隙通道内的串口数据至Uartl 10模块；X4、Uart模块还原串口数据并用FIFO缓存；X5、CPU系统读取FIFO将串口数据缓存在SDRAM中；X6、串口数据从内存中读取并封IP包给至以太网交换模块；X7、IP包被路由至以太网端口；X8、上传给中心机房的通信服务器。进一步作为优选的实施方式，所述IP末端设备数据处理包括以下步骤YU IP末端将监控数据封IP包，并在El的IP通道内上传数据；Y2、中心端El模块接收El线路数据、解帧；Y3、MUX模块解复用IP通道内的IP数据至以太网交换模块；Y4、以太网交换模块还原IP数据并路由至以太网端口 ；Y5、上传给中心机房的通信服务器。进一步作为优选的实施方式，所述设备网管处理流程包括以下步骤A、中心机房的通信服务器发起网管操作；
B、网管指令IP包进入中心端以太网端口；C、以太网交换模块路由处理；D、至中心端？是则执行步骤E，否则执行步骤M ；E、CPU系统接收并解析命令；F、网管中心端？是则执行步骤G，否则执行步骤H;G、中心端系统参数设置，结束；H、通过HDLC网管通道下发网管命令，执行步骤L ；L、时隙末端系统参数设置，结束；M、IP包转发至IP通道下发网管命令，执行步骤N ；N、IP末端系统参数设置，结束。本发明的有益效果是本发明装置为实现兼容，在一片FPGA芯片上集成基于El插 时隙方案的中心端和基于El的IP接入方案的中心端。即将数据复用交叉设备、串口服务 器和以太网至El协转卡集于一体，实现原理从板级复制到了芯片级，原有的系统结构和实 现功能以功能模块的形式全部在FPGA中实现并搭建。本发明的另一个有益效果是本发明方法可兼容接入两种末端监控设备；利用 FPGA的高集成度，提高设备容量并减小设备体积；降低成本，该方法能有效实现El插时隙 数据汇聚、E1_IP数据汇聚的混合接入和设备网管功能。
下面结合附图和实施例对本发明作进一步说明。图1是本发明接入网中心端的硬件结构方框图；图2是本发明FPGA内部实现结构方框图；图3是本发明时隙末端数据处理流程图；图4是本发明IP末端数据处理流程图；图5是本发明设备网管处理流程图。
具体实施例方式基于El插时隙方案的中心端由两部分组成数据复用交叉设备和串口服务器。数 据复用交叉设备负责与El接入和时隙复用，串口服务器负责接入以太网。从El上来的数 据通过抽时隙的方法，数据复用交叉设备首先将串口数据提取出来，送至串口服务器，然后 串口服务器将其打包，以IP数据上传给中心机房的通信服务器。基于El的IP接入方案的中心端是一个协议转换器，分别接入El和以太网。IP末 端将监控数据以IP数据包的形式上传至中心端，然后中心端将El线路上的IP数据还原， 直接路由至中心机房的通信服务器。从兼容角度考虑，将El确定为成帧El类型，且进行时隙分割，一部分时隙分配给 插时隙的末端设备；另一部分时隙分配给IP化的末端设备；还需固定一个时隙用于网管通道。FPGA设计中，将上述两种方案的硬件系统结构和实现功能，以模块的形式全部在 FPGA中实现并搭建。
本应用将动力环境监控接入网的中心端在一片FPGA上实现，集成了基于El插时 隙方案的中心端和基于El的IP方案的中心端，不仅实现了两种方案的兼容，同时也将数据 复用交叉设备、串口服务器和以太网至El协转卡集于一体，大大节省了设备成本和维护运 营成本。参照图1，基于FPGA的El插时隙及E1_IP数据汇聚混合接入装置，包括FPGA芯片 1，所述FPGA芯片1连接有用于连接El插时隙数据汇聚和用于连接E1_IP数据汇聚混合接 入的El接口电路2，所述FPGA芯片1还分别连接有SDRAM芯片4、FLASH芯片5和以太网 PHY芯片6。进一步参照图2，作为优选的实施方式，所述FPGA芯片1包含以下功能模块CPU系统7，包含软核CPU、SDRAM控制器、FLASH控制器，其为能独立执行的最小系 统；MAC以太网媒体模块8，其接入控制器，通过MII接口，做以太网PHY芯片的数据接 入控制器；El成帧解帧模块9，对复用后的数据作El成帧处理，并以HDB3编码接入El物理 线路；HDLC模块10，网管命令将以HDLC帧数据格式在El线路中传输；10路Uart模块11，解析时隙末端上传的串口数据，10路对应10个通道；以太网二层交换模块12，在与IP末端通信的内部IP数据端口、以太网接口和CPU 系统接口之间，对IP数据作数据路由处理；MUX时隙复用模块13，为串口数据、IP数据和HDLC网管数据的业务通道分配时隙， 从而复用于El链路上；HDLC模块10、Uart模块11和以太网二层交换模块12被CPU系统7直接访问，对 其进行读写操作；同时，它们分别以串行数据形式与两路MUX复用模块13相连，可选择其中 一路，将数据承载在所选El成帧解帧模块9的时隙通道上。基于FPGA的El插时隙及E1_IP数据汇聚混合接入方法，将El确定为成帧El类 型，且进行时隙分割，一部分时隙分配给插时隙的末端设备；另一部分时隙分配给IP化的 末端设备；还需固定一个时隙用于网管通道。进一步参照图3，作为优选的实施方式，所述时隙末端设备数据处理包括以下步 骤XI、时隙末端在El时隙通道上传串口数据；X2、中心端El模块接收El线路数据、解帧；X3、MUX模块解复用时隙通道内的串口数据至Uartl 10模块；X4、Uart模块还原串口数据并用FIFO缓存；X5、CPU系统读取FIFO将串口数据缓存在SDRAM中；X6、串口数据从内存中读取并封IP包给至以太网交换模块；X7、IP包被路由至以太网端口；X8、上传给中心机房的通信服务器。进一步参照图4，作为优选的实施方式，所述IP末端设备数据处理包括以下步骤YU IP末端将监控数据封IP包，并在El的IP通道内上传数据；
Y2、中心端El模块接收El线路数据、解帧；Y3、MUX模块解复用IP通道内的IP数据至以太网交换模块；Y4、以太网交换模块还原IP数据并路由至以太网端口 ；Y5、上传给中心机房的通信服务器。进一步参照图5，作为优选的实施方式，所述设备网管处理流程包括以下步骤A、中心机房的通信服务器发起网管操作；B、网管指令IP包进入中心端以太网端口；C、以太网交换模块路由处理；D、至中心端？是则执行步骤E，否则执行步骤M ；E、CPU系统接收并解析命令；F、网管中心端？是则执行步骤G，否则执行步骤H ；G、中心端系统参数设置，结束；H、通过HDLC网管通道下发网管命令，执行步骤L ；L、时隙末端系统参数设置，结束；M、IP包转发至IP通道下发网管命令，执行步骤N ；N、IP末端系统参数设置，结束。1、硬件结构接入中心端的硬件结构主要是以FPGA为核心的嵌入式处理模块，及外挂的SDRAM 和FLASH存储芯片构成，并以1路以太网和2路El应用接口输出。为实现该系统，选择ALTERA公司的eye 1 oneIII系列芯片3C25，比较合适目前的资 源要求。2、整体方案规划兼容El插时隙方案和El的IP接入方案是本发明主要解决的问题，实现时隙末端 和IP末端都能接入基于2M(E1)动力环境监控环网。如前所述，将成帧El的时隙进行分割，可设时隙末端占用10个时隙，IP末端占用 20个时隙，网管HDLC通道占用1个时隙。在接入中心端，内含10个Uart串口模块，分别对 应10路通道，允许10台时隙末端接入(一般1路通道分配1个时隙)；20个时隙的IP带 宽，因带宽动态共享，可接入超过20台的IP末端。接入中心端的上行为以太网，下行为两路独立的成帧E1，支持成环组网。3、FPGA集成式硬件平台系统通过时隙划分，多种数据能在1条El链路上传输，互不干扰。Uart串口模块接入 MUX模块，串口数据将复用于设定的El时隙内，接收时隙末端上传的串口数据，实现时隙末 端的接入，10个Uart串口模块允许10台时隙末端接入；以太网二层交换模块接入MUX模 块，IP数据将复用于设定的El时隙内，接收IP末端上传的IP数据，实现IP末端的接入， 该IP时隙带宽动态共享，IP末端接入量可超过IP时隙的数量；HDLC模块接入MUX模块，网 管数据将复用于设定的El时隙内，发送网管命令至链路上任何一个节点设备，实现末端设 备的网管。以太网二层交换模块是处于OSI网络协议栈七层模型的数据链路层，根据IP数据 包的目的地址作路由处理，选择路由通路，具有常规二层交换机的MAC地址学习、查找及老
8化功能。该模块有4个数据端口 E11链路的IP数据端口 ETH_E1 (1)、E1_2链路的IP数据 端口 ETH_E1 (2)、以太网的IP数据端口 ETH_MAC、CPU系统的IP数据端口 ETH_CPU。该模块 不仅有利于IP末端上传数据，也有利于IP末端网管。IP末端上来的IP数据直接从ETH_ El端口路由转发至ETH_MAC端口，上传给中心机房的通信服务器，该过程与CPU系统无关， 不会降低CPU系统的处理性能；中心端可以通过ETH_CPU端口，接收和响应IP末端或中心 机房通信服务器的网管命令。4、系统工作详解时隙末端的监控数据，以串口数据形式在El时隙通道内被承载至中心端；中心端 的El解帧模块将El线路进行解帧，MUX模块解复用时隙通道内的串口数据至相应的串口 模块，串口模块再将其还原成监控数据，并在FIFO内缓冲起来；CPU以轮询方式工作，将串 口 FIFO内的数据读取，送入内存中缓存；当CPU轮询到串口数据IP化进程后，将该路串口 数据从内存中读取、封IP包并给至以太网交换模块；以太网交换模块对该IP数据作路由处 理，转发至以太网端口，从而上传给中心机房的通信服务器，完成对时隙末端的数据汇聚和 转发处理，如图3。IP末端的监控数据，以IP数据包的形式在El通道内被承载至中心端；中心端的 El解帧模块将El线路进行El解帧后，MUX模块解复用IP时隙通道内的数据至以太网交换 模块；以太网交换模块将其还原成IP数据，并对该IP数据作路由处理，直接转发至以太网 端口，上传给中心机房的通信服务器，完成对IP末端的数据转发处理，如图4。对动力环境监控环网上的末端设备进行网管时，中心机房的通信服务器首先发起 网管命令，网管指令IP包进入中心端以太网端口。以太网交换模块对该IP包作路由处理， 若目的地是IP末端，则IP包转发至IP时隙通道下发网管命令；否则，CPU系统接收并解析。 若是网管时隙末端，CPU系统通过HDLC网管通道下发网管命令。网管命令通过El线路可 抵达任意一个节点设备，完成时隙末端和IP末端在环网上的远程管理，如图5。以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施 例，熟悉本领域的技术人员在不违背本发明精神的前提下还可作出种种的等同变形或替 换，这些等同的变型或替换均包含在本申请权利要求所限定的范围内。
权利要求
基于FPGA的E1插时隙及E1_IP数据汇聚混合接入装置，其特征在于包括FPGA芯片(1)，所述FPGA芯片(1)连接有用于连接E1插时隙数据汇聚和用于连接E1_IP数据汇聚混合接入的E1接口电路(2)，所述FPGA芯片(1)还分别连接有SDRAM芯片(4)、FLASH芯片(5)和以太网PHY芯片(6)。
2.根据权利要求1所述的基于FPGA的El插时隙及E1_IP数据汇聚混合接入装置，其 特征在于所述FPGA芯片(1)包含以下功能模块CPU系统(7)，包含软核CPU、SDRAM控制器、FLASH控制器，其为能独立执行的最小系统；MAC以太网媒体模块(8)，其接入控制器，通过MII接口，做以太网PHY芯片的数据接入 控制器；El成帧解帧模块(9)，对复用后的数据作El成帧处理，并以HDB3编码接入El物理线路；HDLC模块(10)，网管命令将以HDLC帧数据格式在El线路中传输； 10路Uart模块(11)，解析时隙末端上传的串口数据，10路对应10个通道； 以太网二层交换模块(12)，在与IP末端通信的内部IP数据端口、以太网接口和CPU系 统接口之间，对IP数据作数据路由处理；MUX时隙复用模块(13)，为串口数据、IP数据和HDLC网管数据的业务通道分配时隙， 从而复用于El链路上；HDLC模块(10)、Uart模块(11)和以太网二层交换模块(12)被CPU系统(7)直接访 问，对其进行读写操作；同时，它们分别以串行数据形式与两路MUX复用模块(13)相连，可 选择其中一路，将数据承载在所选El成帧解帧模块(9)的时隙通道上。
3.基于FPGA的El插时隙及E1_IP数据汇聚混合接入方法，其特征在于将El确定为 成帧El类型，且进行时隙分割，一部分时隙分配给插时隙的末端设备；另一部分时隙分配 给IP化的末端设备；还需固定一个时隙用于网管通道。
4.根据权利要求3所述的基于FPGA的El插时隙及E1_IP数据汇聚混合接入方法，其 特征在于所述时隙末端设备数据处理包括以下步骤XI、时隙末端在El时隙通道上传串口数据；X2、中心端El模块接收El线路数据、解帧；X3、MUX模块解复用时隙通道内的串口数据至Uartl 10模块；X4、Uart模块还原串口数据并用FIFO缓存；X5、CPU系统读取FIFO将串口数据缓存在SDRAM中；X6、串口数据从内存中读取并封IP包给至以太网交换模块；X7、IP包被路由至以太网端口 ；X8、上传给中心机房的通信服务器。
5.根据权利要求3所述的基于FPGA的El插时隙及E1_IP数据汇聚混合接入方法，其 特征在于所述IP末端设备数据处理包括以下步骤YU IP末端将监控数据封IP包，并在El的IP通道内上传数据； Y2、中心端El模块接收El线路数据、解帧； Y3、MUX模块解复用IP通道内的IP数据至以太网交换模块；Y4、以太网交换模块还原IP数据并路由至以太网端口 ； Y5、上传给中心机房的通信服务器。
6.根据权利要求3所述的基于FPGA的El插时隙及E1_IP数据汇聚混合接入方法，其 特征在于所述设备网管处理流程包括以下步骤A、中心机房的通信服务器发起网管操作；B、网管指令IP包进入中心端以太网端口；C、以太网交换模块路由处理；D、至中心端？是则执行步骤E，否则执行步骤M；E、CPU系统接收并解析命令；F、网管中心端？是则执行步骤G，否则执行步骤H；G、中心端系统参数设置，结束；H、通过HDLC网管通道下发网管命令，执行步骤L； L、时隙末端系统参数设置，结束；M、IP包转发至IP通道下发网管命令，执行步骤N ； N、IP末端系统参数设置，结束。
全文摘要
本发明公开了基于FPGA的E1插时隙及E1_IP数据汇聚的装置及方法，提供基于FPGA的集成式硬件平台系统和成帧E1时隙分配策略，使中心端兼容E1插时隙方案和E1的IP接入方案，允许其混合组网。装置由以FPGA为核心的嵌入式处理模块，及外挂的SDRAM和FLASH存储芯片构成，并以1路以太网和2路E1应用接口输出，接入中心端作为E1环网和以太网间的网桥，做简单的数据处理和协议转换。利用FPGA的高集成度，提高设备容量并减小设备体积，实现方案的低成本。本发明作为一种基于FPGA的E1插时隙及E1_IP数据汇聚的装置及方法广泛应用于通信技术领域中。
文档编号H04L12/28GK101997745SQ20101056178
公开日2011年3月30日 申请日期2010年11月23日 优先权日2010年11月23日
发明者陈炫, 黄琦 申请人:珠海市佳讯实业有限公司