专利名称：光线路终端、光网络单元和无源光网络系统的制作方法
技术领域：
本发明涉及通信技术领域，尤其涉及一种光线路终端、光网络单元、无源光网络系统、上行带宽的分配方法和速率适配方法。
背景技术：
吉比特无源光网络(GPON，Gigabit-Capable Passive Optical Network)技术是采用点到多点拓扑结构的无源光接入技术。GPON系统的拓扑结构如图1所示，GPON由局侧的光线路终端(OLT，Optical Line Terminal)、用户侧的光网络单元(ONU，Optical Network Unit)以及光分配网络(0DN，Optical Distribute Network)组成，通常采用点到多点的网络结构。ODN由单模光纤、分光器、光连接器等无源光器件组成，ODN为OLT和ONU 之间的物理连接提供光传输媒质。目前广泛应用的GPON的下行速率为2. 5Gbit/s,上行速率为1. 25(ibit/S。随着互联网等通信技术的发展，接入PON系统的用户数的逐渐增多，并且用户对带宽的需求日益增加，以GPON技术为基础的下一代无源光网络(PON)技术迅速发展，基于GPON技术的下一代PON技术为下行速率为10Gbit/s、上行速率为2. 5Gbit/s (或者10Gbit/s)的XG PON 技术。由于传统的GPON技术中下行和上行的速率比为2 :1，基于这种模型，现在运营商提出了基于GPON技术的下一代PON技术为下行速率为10(ibit/S、上行速率为5(ibit/S (或者 10(ibit/S)的XG PON的速率需求。为满足上述5(ibit/S上行速率的需求，现有技术提出利用两个不同波长的速率为2. 5Gbit/s的光模块实现5G的上行速率，这种技术要求OLT处的媒质接入控制芯片具有两对接收上行数据的差分线，这种技术占用了硬件的管脚资源，不利于网络的升级扩展，并且浪费了可贵的波长资源。另一种技术提出利用双二进制码技术使发送速率2. 5Gbit/s的光模块可以发送5(ibit/S速率的数据，但是这种技术需要使用特殊的调制技术，这大大增加了 ONU的成本，并且在PON的上行光链路损失了若干的光功率预算，劣化了上行光链路的性能。
发明内容
为了解决上述技术问题，本发明提供了一种光线路终端、光网络单元、无源光网络系统、上行带宽的分配方法和速率适配方法，以在不占用现有的波长资源和不劣化上行光链路性能的情况下，上行方向支持单一波长的多种速率时分复用共存的问题。本发明提供了一种光线路终端，所述OLT包括光模块、时钟数据恢复模块、媒体接入控制芯片和控制模块，其中
所述光模块，用于接收具有不同发送速率的光网络单元(ONU)发送的上行数据，并将所述上行数据发送给所述时钟数据恢复模块；
所述时钟数据恢复模块，用于接收所述上行数据，根据所述上行数据恢复出时钟信号， 并将所述上行数据及其对应的时钟信号发送给所述媒体接入控制芯片； 所述媒体接入控制芯片，用于保存所述上行数据及其对应的时钟信号；所述控制模块，用于根据所述上行数据对应的时钟信号获得该上行数据的上行速率， 并根据所述上行速率为所述ONU分配上行带宽。优选地，上述OLT可具有如下特点
当所述时钟数据恢复模块为一个时，所述时钟数据恢复模块，用于接收不同发送速率的上行数据，根据不同发送速率的ONU的个数η和所述上行数据恢复出η路时钟信号，并将所述上行数据及其对应的时钟信号发送给所述媒质接入控制芯片；或者，恢复出一路时钟信号，并将该路时钟信号和用于指示输出并行信号的数据线的个数的电平信号发送给所述媒质接入控制芯片；其中，所述η为大于1的正整数。优选地，上述OLT还可具有如下特点 当所述时钟数据恢复模块为至少两个时，
所述时钟数据恢复模块，用于接收上行数据，根据所述上行数据恢复出时钟信号，并将所述上行数据及其对应的时钟信号发送给所述媒质接入控制芯片。优选地，上述OLT还可具有如下特点
所述不同发送速率为2. 5Gbit/s和5(ibit/S时；所述时钟数据恢复模块，进一步用于根据2. 5Gbit/s和5(ibit/S速率的上行数据恢复出两路时钟信号，并发送给媒质接入控制芯片；或者，根据2. 5Gbit/s和5(ibit/S速率的上行数据恢复出一路时钟信号，并针对 2. 5Gbit/s和5(ibit/S速率的上行数据分别给出电平信号，用于指示输出并行信号的数据线的个数，并发送给媒质接入控制芯片。优选地，上述OLT还可具有如下特点
所述不同发送速率为2. 5Gbit/s和5(ibit/S，所述时钟数据恢复模块为两个时； 第一时钟数据恢复模块，用于根据2. 5Gbit/s速率的上行数据恢复出与2. 5Gbit/s速率对应的时钟信号，并将2. 5Gbit/s速率的上行数据及其对应的时钟信号发送给一个共同的媒质接入控制芯片或者发送给2. 5Gbit/s速率的媒质接入控制芯片；
第二时钟数据恢复模块，用于根据5(ibit/S速率的上行数据恢复出与5(ibit/S速率对应的时钟信号，并将5(ibit/S速率的上行数据及其对应的时钟信号发送给一个共同的媒质接入控制芯片或者发送给5(ibit/S速率的媒质接入控制芯片；或者，将2. 5Gbit/s速率和 5Gbit/s速率的上行数据及其对应的时钟信号发送给5(ibit/S速率的媒质接入控制芯片， 以便由所述5(ibit/S速率的媒质接入控制芯片抛弃2. 5Gbit/s速率的数据保留5(ibit/S速率的数据。本发明还提供了一种光网络单元(0NU)，所述ONU包括光模块、中央控制单元 (CPU)和媒体接入控制芯片(MAC)，其中
所述光模块，用于存储所述ONU的不同发送速率；
所述CPU，用于读取所述光模块中存储的所述不同发送速率，并根据所读取的发送速率将所述MAC的工作速率调整为所读取的发送速率。
优选地，上述ONU可具有如下特点
所述光模块中包含寄存器，所述寄存器，用于存储所述ONU的不同发送速率； 所述CPU，进一步用于通过光模块的1 管脚读取所述寄存器获得光模块的发送器件的发送速率。 本发明还提供了一种包括上述的光线路终端(OLT)的无源光网络系统，其特征在于，所述系统还包括具有不同发送速率的光网络单元(0NU)，不同发送速率的ONU的发光波长相同并且以时分复用的方式在OLT的控制下发送上行数据；其中
所述ONU包括光模块、中央控制单元(CPU)和媒体接入控制芯片(MAC)，所述光模块，用于存储所述ONU的不同发送速率；所述CPU，用于读取所述光模块中存储的所述不同发送速率，并根据所读取的发送速率将所述MAC的工作速率调整为该发送速率。本发明还提供了一种上行带宽的分配方法，所述方法包括
接收并转发具有不同发送速率的光网络单元(ONU)发送的上行数据； 根据所述上行数据恢复出时钟信号，并发送所述上行数据及其对应的时钟信号； 保存所述上行数据及其对应的时钟信号；以及
根据所述上行数据对应的时钟信号获得该上行数据的上行速率，并根据所述上行速率为所述ONU分配上行带宽。本发明还提供了一种速率适配方法，所述方法包括 存储光网络单元(ONU)的不同发送速率；以及
读取所述不同发送速率，并根据所读取的发送速率将所述ONU中的媒体接入控制芯片 (MAC)的工作速率调整为所读取的发送速率。上述光线路终端、光网络单元、无源光网络系统、上行带宽的分配方法和速率适配方法，在不占用现有的波长资源和不劣化上行光链路性能的情况下，上行方向支持单一波长的多种速率时分复用共存。
图1为现有的PON系统的拓扑结构图； 图2为本发明PON系统的结构示意图3为本发明PON系统中ONU的架构图4为本发明PON系统中OLT的组件实施例一的结构示意图5为本发明PON系统中OLT实施例一的架构图6为本发明PON系统中OLT的组件实施例二的结构示意图7为本发明PON系统中OLT实施例二的架构图8为本发明上行带宽的分配方法的流程图9为本发明速率适配方法的流程图。
具体实施例方式下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。本发明提供了一种0LT，该OLT包括光模块、时钟数据恢复模块、媒体接入控制芯片和控制模块，其中上述光模块用于接收具有不同发送速率的光网络单元(ONU)发送的上行数据，并将上述上行数据发送给上述时钟数据恢复模块；上述时钟数据恢复模块用于接收上述上行数据，根据上述上行数据恢复出时钟信号，并将上述上行数据及其对应的时钟信号发送给上述媒体接入控制芯片；上述媒体接入控制芯片用于保存上述上行数据及其对应的时钟信号；上述控制模块用于根据上述上行数据对应的时钟信号获得该上行数据的上行速率，并根据上述上行速率为上述ONU分配上行带宽。其中，上述时钟数据恢复模块的个数可以根据需要动态设置，例如可以设置为一个、两个或三个等等；当然，两个时钟数据恢复模块可以组合为一个双速率时钟数据恢复模块；三个时钟数据恢复模块可以组合为一个三速率时钟数据恢复模块等等。优选地，当上述时钟数据恢复模块为一个时，上述时钟数据恢复模块可以用于接收不同发送速率的上行数据，根据不同发送速率的ONU的个数η和上述上行数据恢复出η 路时钟信号，并将上述上行数据及其对应的时钟信号发送给上述媒质接入控制芯片；或者， 恢复出一路时钟信号，并将该路时钟信号和用于指示输出并行信号的数据线的个数的电平信号发送给上述媒质接入控制芯片；其中，上述η为大于1的正整数。当上述不同发送速率为2. 5Gbit/s和5(ibit/S时；上述时钟数据恢复模块可以进一步用于根据2. 5Gbit/s 和5(ibit/S速率的上行数据恢复出两路时钟信号，并发送给媒质接入控制芯片；或者，根据 2. 5Gbit/s和5(ibit/S速率的上行数据恢复出一路时钟信号，并针对2. 5Gbit/s和5(ibit/ S速率的上行数据分别给出电平信号，用于指示输出并行信号的数据线的个数，并发送给媒质接入控制芯片。此时的时钟数据恢复模块就是一个双速率的时钟数据恢复模块。优选地，当上述时钟数据恢复模块为至少两个时，上述时钟数据恢复模块，用于接收上行数据，根据上述上行数据恢复出时钟信号，并将上述上行数据及其对应的时钟信号发送给上述媒质接入控制芯片。当上述不同发送速率为2. 5Gbit/s和5(ibit/S，上述时钟数据恢复模块为两个时；第一时钟数据恢复模块可以用于根据2. 5Gbit/s速率的上行数据恢复出与2. 5Gbit/s速率对应的时钟信号，并将2. 5Gbit/s速率的上行数据及其对应的时钟信号发送给一个共同的媒质接入控制芯片或者发送给2. 5Gbit/s速率的媒质接入控制芯片；第二时钟数据恢复模块可以用于根据5(ibit/S速率的上行数据恢复出与5(ibit/S速率对应的时钟信号，并将5(ibit/S速率的上行数据及其对应的时钟信号发送给一个共同的媒质接入控制芯片或者发送给5(ibit/S速率的媒质接入控制芯片；或者，将2. 5(ibit/S速率和 5Gbit/s速率的上行数据及其对应的时钟信号发送给5(ibit/S速率的媒质接入控制芯片， 以便由上述5(ibit/S速率的媒质接入控制芯片抛弃2. 5Gbit/s速率的数据保留5(ibit/S速率的数据。此时的第一时钟数据恢复模块和第二时钟数据恢复模块可以组合为一个双速率时钟数据恢复模块。当然，若有更多个例如三个、四个发送速率，均可通过扩展时钟数据恢复模块的个数来恢复出不同发送速率对应的时钟信号，此处不再一一详述。该OLT可以支持多种上行速率共存。本发明还提供了一种光网络单元，上述ONU包括光模块、中央控制单元(CPU)和媒体接入控制芯片(MAC)，其中上述光模块用于存储上述ONU的不同发送速率；上述CPU用于读取上述光模块中存储的上述不同发送速率，并根据所读取的发送速率将上述MAC的工作速率调整为所读取的发送速率。优选地，上述光模块中包含寄存器，上述寄存器用于存储上述ONU的不同发送速率；上述CPU可以进一步用于通过光模块的1 管脚读取上述寄存器获得光模块的发送器件的发送速率。上述ONU可实现MAC的工作速率与光模块的发送速率的适配。本发明还提供了一种无源光网络系统，上述系统包括上述OLT和上述0NU，其中，不同发送速率的ONU的发光波长相同并且以时分复用的方式在OLT的控制下发送上行数据。上述无源光网络系统，在不占用现有的波长资源和不劣化上行光链路性能的情况下，上行方向支持单一波长的多种速率时分复用共存。下面以具体的实施例对0LT、0NU及包含OLT和ONU的无源光网络系统进行详细说明
实施例一
在该实施例中，ONU可以调整速率，OLT处只有一个时钟数据恢复模块。支持上行速率分别为2. 5Gbit/s和5(ibit/S两种速率PON系统的拓扑结构如图2所示，上行速率为2. 5Gbit/s的ONU和上行速率为5(ibit/S的ONU的上行波长均为 U60-1280nm，两种ONU采用时分复用的方式在OLT控制下发送上行数据。上行速率为2. 5Gbit/s的ONU和上行速率为5(ibit/S的ONU除光模块部分的光发送器件的速率不同外，其他器件均相同，如图3所示的ONU架构图主要包括媒质接入控制 (MAC) 31和物理介质依赖(PMD) 32，其中，上行速率为2. 5Gbit/s的ONU的光模块的光发送器件的发送速率为2. 5(ibit/S，上行速率为5(ibit/S的ONU的光模块的光发送器件的发送速率为5(ibit/S，这种结构设计有利于提高不同速率ONU组件的通用性，降低5(ibit/S速率 ONU的成本。ONU的光模块的一个寄存器中存储了该ONU的上行速率值，ONU上电后，ONU的 CPU通过ONU光模块的I2C管脚读取ONU光模块的寄存器，获得光模块的发送器件的发送速率是2. 5Gbit/s还是5(ibit/S，然后调整ONU的MAC的工作速率为光模块的发送速率，即为 2. 5Gbit/s 或者 5Gbit/s。OLT的部分组件的结构如图4所示，该OLT主要包括光模块41、双速率突发模式时钟数据恢复模块42和媒质接入控制芯片43 ；如图5所示，为本发明PON系统中OLT实施例一的架构图，该OLT的光模块接收到携带ONU发送的2. 5Gbit/s和5(ibit/S速率上行数据的光信号后，将光信号转换为电信号，并输出到双速率突发模式时钟数据恢复模块，上述双速率突发模式时钟数据恢复模块收到2. 5Gbit/s速率的电信号后，恢复出对应2. 5Gbit/s 速率的电信号的时钟信号，并将恢复出的时钟和数据发送给媒质接入控制芯片；上述双速率突发模式时钟数据恢复模块收到5(ibit/S速率的电信号后，恢复出对应5(ibit/S速率的电信号的时钟信号，并将恢复出的时钟和数据发送给媒质接入控制芯片，然后OLT的软件系统能够从媒质接入控制芯片获得上行数据和发送该上行数据的ONU的上行速率，OLT存储该ONU的上行速率信息，并根据该信息为ONU分配上行带宽。实施例二
在该实施例中，ONU可以调整速率，OLT处只有一个时钟数据恢复模块。支持上行速率分别为2. 5Gbit/s和5(ibit/S两种速率PON系统的拓扑结构如图2所示，上行速率为2. 5Gbit/s的ONU和上行速率为5(ibit/S的ONU的上行波长均为 U60-1280nm，两种ONU采用时分复用的方式在OLT控制下发送上行数据。上行速率为2. 5Gbit/s的ONU和上行速率为5(ibit/S的ONU除光模块部分的光发送器件的速率不同外，其他器件均相同，如图3所示的ONU架构图主要包括媒质接入控制 (MAC)和物理介质依赖(PMD)，其中，上行速率为2. 5Gbit/s的ONU的光模块的光发送器件的发送速率为2. 5Gbit/s,上行速率为5(ibit/S的ONU的光模块的光发送器件的发送速率为5(ibit/S，这种结构设计有利于提高不同速率ONU组件的通用性，降低5(ibit/S速率ONU的成本。ONU的光模块的一个寄存器中存储了该ONU的上行速率值，ONU上电后，ONU的CPU 通过ONU光模块的I2C管脚读取ONU光模块的寄存器，获得光模块的发送器件的发送速率是2. 5Gbit/s还是5(ibit/S，然后调整ONU的MAC的工作速率为光模块的发送速率，即为 2. 5Gbit/s 或者 5Gbit/s。OLT的部分组件的结构如图4所示，该OLT主要包括光模块41、双速率突发模式时钟数据恢复模块42和媒质接入控制芯片43 ；如图5所示，为本发明PON系统中OLT实施例一的架构图，该OLT的光模块接收到携带ONU发送的2. 5Gbit/s和5(ibit/S速率上行数据的光信号后，将光信号转换为电信号，并输出到双速率突发模式时钟数据恢复模块，OLT中的双速率突发模式时钟数据恢复模块收到2. 5Gbit/s和5(ibit/S速率信号后，恢复出一个相同的时钟信号，并将2. 5Gbit/s速率的信号利用4根并行数据线传输给媒质接入控制芯片，将5(ibit/S速率的信号利用8根并行数据线传输给媒质接入控制芯片，并给出有效的电平指示说明传输并行信号的数据线的个数。实施例三
在该实施例中，ONU可以调整速率，OLT处有两个时钟数据恢复模块。支持上行速率分别为2. 5Gbit/s和5(ibit/S两种速率PON系统的拓扑结构如图2所示，上行速率为2. 5Gbit/s的ONU和上行速率为5(ibit/S的ONU的上行波长均为 U60-1280nm，两种ONU采用时分复用的方式在OLT控制下发送上行数据。上行速率为2. 5Gbit/s的ONU和上行速率为5(ibit/S的ONU除光模块部分的光发送器件的速率不同外，其他器件均相同，如图3所示的ONU架构图主要包括媒质接入控制 (MAC)和物理介质依赖(PMD)，其中，上行速率为2. 5Gbit/s的ONU的光模块的光发送器件的发送速率为2. 5Gbit/s,上行速率为5(ibit/S的ONU的光模块的光发送器件的发送速率为 5Gbit/s，这种结构设计有利于提高不同速率ONU组件的通用性，降低5(ibit/S速率ONU的成本。ONU的光模块的一个寄存器中存储了该ONU的上行速率值，ONU上电后，ONU的CPU 通过ONU光模块的I2C管脚读取ONU光模块的寄存器，获得光模块的发送器件的发送速率是2. 5Gbit/s还是5(ibit/S，然后调整ONU的MAC的工作速率为光模块的发送速率，即为 2. 5Gbit/s 或者 5Gbit/s。在该实施例中OLT的部分组件的结构如图6所示，该OLT主要包括光模块61、 2. 5Gbit/s突发模式时钟数据恢复模块62、2. 5Gbit/s媒质接入控制芯片63、5(ibit/S突发模式时钟数据恢复模块64和5(ibit/S媒质接入控制芯片65 ；如图7所示，为本发明PON系统中OLT实施例二的架构图，该OLT的光模块接收到携带ONU发送的2. 5Gbit/s和5(ibit/ 8速率上行数据的光信号后，将光信号转换为电信号，并将电信号分为两路分别输入到 2. 5Gbit/s速率和5(ibit/S速率的两个时钟数据恢复模块，2. 5Gbit/s速率的突发模式时钟数据恢复模块恢复出2. 5Gbit/s速率的电信号并抛弃5(ibit/S速率的电信号，然后将恢复出的2. 5Gbit/s的数据发送给2. 5Gbit/s媒质接入控制芯片；5(ibit/S速率突发模式时钟数据恢复模块恢复出2. 5Gbit/s速率的电信号和5(ibit/S的数据后，将恢复出的5(ibit/S 的数据发送给媒质接入控制芯片，并由媒质接入控制芯片抛弃2. 5Gbit/s速率的数据和保留5(ibit/S的数据。然后OLT的软件系统能够从媒质接入控制芯片获得上行数据和发送该上行数据的ONU的上行速率，OLT存储该ONU的上行速率信息，并根据该信息为ONU分配上行带宽。实施例四
在该实施例中，ONU速率固定，OLT处只有一个时钟数据恢复模块。支持上行速率分别为2. 5Gbit/s和5(ibit/S两种速率PON系统的拓扑结构如图2所示，上行速率为2. 5Gbit/s的ONU和上行速率为5(ibit/S的ONU的上行波长均为 U60-1280nm，两种ONU采用时分复用的方式在OLT控制下发送上行数据。OLT的部分组件的结构如图4所示，该OLT主要包括光模块41、双速率突发模式时钟数据恢复模块42和媒质接入控制芯片43 ；如图5所示，为本发明PON系统中OLT实施例一的架构图，该OLT的光模块接收到携带ONU发送的2. 5Gbit/s和/或5(ibit/S速率上行数据的光信号后，将光信号转换为电信号，并输出到双速率突发模式时钟数据恢复模块，上述双速率突发模式时钟数据恢复模块收到2. 5Gbit/s速率的电信号后，恢复出对应2. 5Gbit/ S速率的电信号的时钟信号，并将恢复出的时钟和数据发送给媒质接入控制芯片，上述突发模式时钟数据恢复模块收到5(ibit/S速率的电信号后，恢复出对应5(ibit/S速率的电信号的时钟信号，并将恢复出的时钟和数据发送给媒质接入控制芯片，然后OLT的软件系统能够从媒质接入控制芯片获得上行数据和发送该上行数据的ONU的上行速率，OLT存储该ONU 的上行速率信息，并根据该信息为ONU分配上行带宽。实施例五
在该实施例中，ONU速率固定，OLT处只有一个时钟数据恢复模块。支持上行速率分别为2. 5Gbit/s和5(ibit/S两种速率PON系统的拓扑结构如图2所示，上行速率为2. 5Gbit/s的ONU和上行速率为5(ibit/S的ONU的上行波长均为 U60-1280nm，两种ONU采用时分复用的方式在OLT控制下发送上行数据。OLT的部分组件的结构如图4所示，该OLT主要包括光模块41、双速率突发模式时钟数据恢复模块42和媒质接入控制芯片43 ；如图5所示，为本发明PON系统中OLT实施例一的架构图，该OLT的光模块接收到携带ONU发送的2. 5Gbit/s和/或5(ibit/S速率上行数据的光信号后，将光信号转换为电信号，并输出到双速率突发模式时钟数据恢复模块， OLT中的双速率突发模式时钟数据恢复模块收到2. 5Gbit/s和/或5(ibit/S速率信号后，恢复出一个相同的时钟信号，并将2. 5Gbit/s速率的信号利用4根并行数据线传输给媒质接入控制芯片，5(ibit/S速率的信号利用8根并行数据线传输给媒质接入控制芯片，并给出有效的电平指示说明传输并行信号的数据线的个数。实施例六
在该实施例中，ONU速率固定，OLT处有两个时钟数据恢复模块。支持上行速率分别为2. 5Gbit/s和5(ibit/S两种速率PON系统的拓扑结构如图2所示，上行速率为2. 5Gbit/s的ONU和上行速率为5(ibit/S的ONU的上行波长均为 U60-1280nm，两种ONU采用时分复用的方式在OLT控制下发送上行数据。在该实施例中OLT的部分组件的结构如图6所示，该OLT主要包括光模块61、 2. 5Gbit/s突发模式时钟数据恢复模块62、2. 5Gbit/s媒质接入控制芯片63、5(ibit/S突发模式时钟数据恢复模块64和5(ibit/S媒质接入控制芯片65 ；如图7所示，为本发明PON 系统中OLT实施例二的架构图，该OLT的光模块接收到携带ONU发送的2. 5Gbit/s和/或 5(ibit/S速率上行数据的光信号后，将光信号转换为电信号，并将电信号分为两路分别输入到2. 5Gbit/s速率和5(ibit/S速率的两个突发模式时钟数据恢复模块，2. 5Gbit/s速率的突发模式时钟数据恢复模块恢复出2. 5Gbit/s速率的电信号并抛弃5(ibit/S速率的电信号， 然后将恢复出的2. 5Gbit/s的数据发送给媒质接入控制芯片；5(ibit/S速率突发模式时钟数据恢复模块恢复出2. 5Gbit/s速率的电信号和5(ibit/S的数据后，将恢复出的数据发送给媒质接入控制芯片，并由媒质接入控制芯片抛弃2. 5Gbit/s速率的数据和保留5(ibit/S 的数据。然后OLT的软件系统能够从媒质接入控制芯片获得上行数据和发送该上行数据的 ONU的上行速率，OLT存储该ONU的上行速率信息，并根据该信息为ONU分配上行带宽。如图8所示，为本发明上行带宽的分配方法的流程图，该方法是从OLT侧进行描述的，该方法包括
步骤801、接收并转发具有不同发送速率的光网络单元(ONU)发送的上行数据； OLT中的光模块接收并转发上述上行数据；
步骤802、根据上述上行数据恢复出时钟信号，并发送上述上行数据及其对应的时钟信
号；
OLT中的时钟数据恢复模块恢复出时钟信号后，将该时钟信号发送至OLT中的MAC; 步骤803、保存上述上行数据及其对应的时钟信号； OLT中的MAC保存时钟信号；
步骤804、根据上述上行数据对应的时钟信号获得该上行数据的上行速率，并根据上述上行速率为上述ONU分配上行带宽。OLT中的控制模块根据上述时钟信号获得上行速率，并根据上述上行速率为上述 ONU分配上行带宽。实现上述上行带宽分配的OLT的结构可参见图4-图7，此处不再赘述。该上行带宽的分配方法支持多种上行速率共存。如图9所示，为本发明速率适配方法的流程图，该方法是从ONU侧进行描述的，该方法包括
步骤901、存储光网络单元的不同发送速率；
ONU的光模块中包含有寄存器，该寄存器中存储有不同的发送速率，例如2. 5Gbit/s, 5Gbit/s的发送速率等；
步骤902、读取上述不同发送速率，并根据所读取的发送速率将上述ONU中的媒体接入控制芯片(MAC)的工作速率调整为所读取的发送速率。ONU中的CPU读取发送速率，并根据读取的发送速率将MAC的工作速率调整为读取的发送速率。实现上述速率适配方法的ONU的结构可参见图3，此处不再赘述。该速率适配方法可实现速率的匹配。本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件完成，上述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现。相应地，上述实施例中的各模块/单元可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。本发明不限制于任何特定形式的硬件和软件的结合。以上实施例仅用以说明本发明的技术方案而非限制，仅仅参照较佳实施例对本发CN 102547491 A明进行了详细说明。本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，均应涵盖在本发明的权利要求范围当中。
权利要求
1.一种光线路终端(0LT)，其特征在于，所述OLT包括光模块、时钟数据恢复模块、媒体接入控制芯片和控制模块，其中所述光模块，用于接收具有不同发送速率的光网络单元(ONU)发送的上行数据，并将所述上行数据发送给所述时钟数据恢复模块；所述时钟数据恢复模块，用于接收所述上行数据，根据所述上行数据恢复出时钟信号， 并将所述上行数据及其对应的时钟信号发送给所述媒体接入控制芯片；所述媒体接入控制芯片，用于保存所述上行数据及其对应的时钟信号；所述控制模块，用于根据所述上行数据对应的时钟信号获得该上行数据的上行速率， 并根据所述上行速率为所述ONU分配上行带宽。
2.根据权利要求1所述的0LT，其特征在于，当所述时钟数据恢复模块为一个时，所述时钟数据恢复模块，用于接收不同发送速率的上行数据，根据不同发送速率的ONU的个数η和所述上行数据恢复出η路时钟信号，并将所述上行数据及其对应的时钟信号发送给所述媒质接入控制芯片；或者，恢复出一路时钟信号，并将该路时钟信号和用于指示输出并行信号的数据线的个数的电平信号发送给所述媒质接入控制芯片；其中，所述η为大于1的正整数。
3.根据权利要求1所述的0LT，其特征在于，当所述时钟数据恢复模块为至少两个时，所述时钟数据恢复模块，用于接收上行数据，根据所述上行数据恢复出时钟信号，并将所述上行数据及其对应的时钟信号发送给所述媒质接入控制芯片。
4.根据权利要求2所述的0LT，其特征在于，所述不同发送速率为2.5Gbit/s和5(ibit/ s时；所述时钟数据恢复模块，进一步用于根据2. 5Gbit/s和5(ibit/S速率的上行数据恢复出两路时钟信号，并发送给媒质接入控制芯片；或者，根据2. 5Gbit/s和5(ibit/S速率的上行数据恢复出一路时钟信号，并针对2. 5Gbit/s和5(ibit/S速率的上行数据分别给出电平信号，用于指示输出并行信号的数据线的个数，并发送给媒质接入控制芯片。
5.根据权利要求3所述的0LT，其特征在于，所述不同发送速率为2.5Gbit/s和5(ibit/ s，所述时钟数据恢复模块为两个时；第一时钟数据恢复模块，用于根据2. 5Gbit/s速率的上行数据恢复出与2. 5Gbit/s速率对应的时钟信号，并将2. 5Gbit/s速率的上行数据及其对应的时钟信号发送给一个共同的媒质接入控制芯片或者发送给2. 5Gbit/s速率的媒质接入控制芯片；第二时钟数据恢复模块，用于根据5(ibit/S速率的上行数据恢复出与5(ibit/S速率对应的时钟信号，并将5(ibit/S速率的上行数据及其对应的时钟信号发送给一个共同的媒质接入控制芯片或者发送给5(ibit/S速率的媒质接入控制芯片；或者，将2. 5Gbit/s速率和 5Gbit/s速率的上行数据及其对应的时钟信号发送给5(ibit/S速率的媒质接入控制芯片， 以便由所述5(ibit/S速率的媒质接入控制芯片抛弃2. 5Gbit/s速率的数据保留5(ibit/S速率的数据。
6.一种光网络单元(0NU)，其特征在于，所述ONU包括光模块、中央控制单元(CPU)和媒体接入控制芯片(MAC)，其中所述光模块，用于存储所述ONU的不同发送速率；所述CPU，用于读取所述光模块中存储的所述不同发送速率，并根据所读取的发送速率将所述MAC的工作速率调整为所读取的发送速率。
7.根据权利要求6所述的0NU，其特征在于所述光模块中包含寄存器，所述寄存器，用于存储所述ONU的不同发送速率； 所述CPU，进一步用于通过光模块的1 管脚读取所述寄存器获得光模块的发送器件的发送速率。
8.一种包括权利要求1-5任一权利要求所述的光线路终端(OLT)的无源光网络系统， 其特征在于，所述系统还包括具有不同发送速率的光网络单元(0NU)，不同发送速率的ONU 的发光波长相同并且以时分复用的方式在OLT的控制下发送上行数据；其中所述ONU包括光模块、中央控制单元(CPU)和媒体接入控制芯片(MAC)，所述光模块，用于存储所述ONU的不同发送速率；所述CPU，用于读取所述光模块中存储的所述不同发送速率，并根据所读取的发送速率将所述MAC的工作速率调整为该发送速率。
9.一种上行带宽的分配方法，其特征在于，所述方法包括接收并转发具有不同发送速率的光网络单元(ONU)发送的上行数据； 根据所述上行数据恢复出时钟信号，并发送所述上行数据及其对应的时钟信号； 保存所述上行数据及其对应的时钟信号；以及根据所述上行数据对应的时钟信号获得该上行数据的上行速率，并根据所述上行速率为所述ONU分配上行带宽。
10.一种速率适配方法，其特征在于，所述方法包括 存储光网络单元(ONU)的不同发送速率；以及读取所述不同发送速率，并根据所读取的发送速率将所述ONU中的媒体接入控制芯片 (MAC)的工作速率调整为所读取的发送速率。
全文摘要
本发明提供了一种光线路终端、光网络单元、无源光网络系统、上行带宽的分配方法和速率适配方法，该OLT包括光模块、时钟数据恢复模块、媒体接入控制芯片和控制模块，其中光模块，用于接收具有不同发送速率的ONU发送的上行数据，并将上行数据发送给时钟数据恢复模块；时钟数据恢复模块，用于接收上行数据，根据上行数据恢复出时钟信号，并将上行数据及其对应的时钟信号发送给MAC；MAC，用于保存上行数据及其对应的时钟信号；控制模块，用于根据上行数据对应的时钟信号获得该上行数据的上行速率，并根据上行速率为ONU分配上行带宽。本发明在不占用现有的波长资源和不劣化上行光链路性能的情况下，可支持多种速率时分复用共存。
文档编号H04B10/14GK102547491SQ201010611680
公开日2012年7月4日 申请日期2010年12月29日 优先权日2010年12月29日
发明者张伟良, 张德智, 朱松林, 耿丹 申请人:中兴通讯股份有限公司