专利名称：用于面积和功耗减少的dfe的电路和方法
技术领域：
本发明主要涉及用于高速数据的均衡技术，并且更具体而言涉及用于功率效率提高的高速数据通信的决策反馈均衡器电路和方法的实施。
背景技术：
由于数字计算引擎的处理能力随着技术发展而增长，并且开发出日益互连的网络以利用这一能力，所以在比如服务器和数据通信路由器这样的系统中需要更高带宽的数据传输。将串行链路数据速率提升到每秒数吉比特因有限的信道带宽而变得有挑战性。电信道(例如传输线)的带宽可能由于若干物理效应(包括趋肤效应、介电损耗和由于阻抗不连续所致的反射)而减少。在时域中，有限信道带宽造成传输的脉冲在多于一个单位间隔 (UI)内变宽，并且接收的信号受符号间干扰(ISI)所困扰。一种用于补偿由于有限信道带宽所致的信号失真的有效方法是向输入/输出(I/ 0)电路系统添加均衡功能。在接收器中使用称为决策-反馈均衡器(DFE)的非线性均衡器特别好地适合于均衡高损耗信道。不同于线性均衡器，DFE能够平坦化信道响应(并且减少信号失真)而不放大噪声或者串扰，这在信道损耗超过20dB至30dB时是一个关键的优
点ο参照图1，图示了常规多抽头DFE 10。在由锁存器14的序列形成的移位寄存器延迟线中捕获决策-制定限幅器(或者锁存器)12的二进制输出。将移位寄存器(14)中存储的先前决策的比特与加权抽头系数(HI、H2、…、Hn) 一起反馈，并且借助求和放大器 (或者求和器)16将这些比特与接收的输入信号相加。如果恰当调节抽头权值(H1、H2等) 的量值和极性以与信道特性匹配，则将消除来自数据流中的先前比特的ISI (称为“后游标 ISI”)，并且限幅器12可以低比特错误率(BER)地检测这些比特。可以人工地或者通过适当的自适应算法自动地进行抽头权值的调节。一般而言，可以用于消除ISI的抽头数目越大，均衡就变得越有效。实际DFE实施经常运用多达10个反馈抽头以便实现对数据速率为每秒多个吉比特的困难的电信道进行均衡。遗憾的是，在多抽头DFE中使用的大量锁存器和反馈电路消耗大量功率和芯片面积。 在一些应用中(比如具有数以千计I/O的高端处理器芯片)，常规多抽头DFE的功率和面积成本令人望而却步，因为I/O电路系统将消耗多数系统功率和面积预算。I/O电路系统的面积和功率要求将随着引入稠密、细微节距的如下硅封装技术而变得甚至更苛刻，这些技术有望能够支持用于本地芯片到芯片互连的数以万计的高数据速率I/O。这样的稠密封装技术的一个示例是硅载体，在图2中概述了其基本概念。参照图2，两个芯片20和22装配到硅载体24，并且由表面布线沈连接于一起。用标准CMOS生产线后端(BEOL)工艺来制作的这一表面布线沈的节距仅为几个微米，并且允许在芯片20与22之间形成硅载体链接的稠密阵列。硅通孔28用来在芯片20和22与常规一级封装之间竖直连接功率和信号。用来形成硅载体链接的表面接线沈由于它们的细微尺度而表现每单位长度的明显电阻。
发明内容
一种1/n速率决策反馈均衡器(DFE)，其包括多个支路。各支路包括求和器电路， 配置成将反馈信号与接收的输入相加；以及锁存器，配置成根据时钟信号接收求和器电路的输出。反馈电路包括复用器，配置成接收各支路的输出作为输入，复用器具有钟控的选择输入并且配置成复用各支路的输出以组成全速率比特序列；以及滤波器，配置成提供从将向各支路的求和器电路提供的接收输入消除符号间干扰(ISI)。一种用于决策反馈均衡的方法，该方法包括提供具有多个支路的1/n速率决策反馈均衡电路；使用求和器电路将来自一个或者多个支路的反馈信号与接收的输入求和； 根据时钟信号用锁存器接收求和器电路的输出；向复用器反馈锁存器的输出，复用器接收各支路的输出作为输入，复用器被配置成复用各支路的输出以组成全速率比特序列；并且使用具有频域传递函数的连续时间无限冲激响应(IIR)滤波器来从接收的输入消除符号间干扰(ISI)。一种组合式限幅器和求和器电路，该电路包括差分输出线，连接到待求和的多个差分电流。可重置电流比较器负载直接耦合到差分输出线，电流比较器负载被配置成从差分输出线直接接收经求和的差分电流，从而基于经求和的差分电流的符号，在差分输出线之间产生正的或者负的差分电压以锁存二进制的零或者一。一种双再生锁存器包括两个级联的差分再生锁存器级以实现提高的速度和灵敏度。该级包括第一级，具有第一类型的第一输入晶体管、第二类型的交叉耦合负载晶体管和重置晶体管；以及第二级，具有第二类型的第二输入晶体管和第一类型的交叉耦合负载晶体管，从而当第一级处于不传导状态时，重置晶体管将第一级的输出预充电至电源电压， 第二级的第二输入晶体管关断以将输出保持在指示先前存储的比特的电平。当第一级被激活时，第一级的第二类型的交叉耦合负载晶体管开始再生输入信号，并且同时第一级的输出共模下降以接通第二级的第二输入晶体管。第二级包括第一类型的交叉耦合负载晶体管，并且在第一级的输出实现阈值信号电平之后切换以提供附加再生增益。这些和其它特征及优点将从将结合附图阅读的对其示例实施例的下文具体描述中变得清楚。
本公开内容将参照以下附图在优选实施例的下文描述中提供细节图1是示出了常规多抽头DFE的框图，其中调节抽头权值以与信道响应的后游标匹配；图2是具有通过载体链接来连接的两个芯片的硅载体的透视图；图3A和图;3B示出了 20mm长硅载体信道的特性，其中图3A示出了随频率的S21 响应而图3B示出了随时间的冲激响应；图4是示出了 DFE的框图，该DFE在反馈路径中具有模拟连续时间UR滤波器；图5是示出了 DFE的框图，该DFE在反馈路径中具有常规分立抽头和UR滤波器；图6是示出了代表一个示例实施例的具有UR滤波器的DFE的半速率架构的框图7是用于图6中所示半速率DFE架构的时序图；图8是示出了示例电路实施的示意图，其中2 IMUX和HR滤波器组合于单级中；图9是示出了根据现有技术的DFE求和放大器和限幅器的示例电流模式逻辑 (CML)电路实施的示意图；图10是示出了根据一个实施例的组合到单级中的DFE电流求和器和决策-制定限幅器的示意图；图11是示出了具有UR滤波器的DFE的半速率架构的框图，该DFE代表一个运用图10的组合式求和器/限幅器电路的替代实施例；图12是示出了根据一个实施例的双再生锁存器的示意图；以及图13示出了 30”、40”和50”PCB信道的频率响应以及根据本发明原理的具有UR 滤波器的半速率DFE均衡的经测量的BER浴盆形曲线。
具体实施例方式本发明原理提供如下决策反馈均衡器(DFE)电路和方法，其运用滤波器以取代在从信道去除ISI时运用的一个或者多个反馈回路。在一个实施例中，1/n速率DFE (例如半速率、四分之一速率等)(即η > 1)包括无限冲激响应(IIR)滤波器，该滤波器将反馈信号滤波到求和放大器。此外，提供组合式求和器/限幅器电路，该电路还有助于减少面积和能量消耗。还提供双再生锁存器。本发明的实施例可以采用全硬件实施例、全软件实施例或者包括硬件和软件单元两者的实施例的形式。在一个优选实施例中，用软件(包括但不限于固件、常驻软件、微代码等)实施本发明。另外，本发明可以采用可从计算机可用或者计算机可读介质获取的计算机程序产品的形式，该介质提供用于由计算机或者任何指令执行系统使用或者与计算机或者任何指令执行系统结合使用的程序代码。出于本说明书的目的，计算机可用或者计算机可读介质可以是如下的任何装置，该装置可以包括、存储、传达、传播或者传送用于由指令执行系统、 装置或者设备使用或者与指令执行系统、装置或者设备结合使用的程序。介质可以是电、 磁、光、电磁、红外线或者半导体系统(或者装置或者设备)。计算机可读介质的例子包括半导体或者固态存储器、磁带、可拆卸计算机盘、随机存取存储器(RAM)、只读存储器(ROM)、 硬磁盘和光盘。现有的光盘的示例包括压缩盘-只读存储器(⑶-ROM)，压缩盘-读/写 (CD-R/W)禾口 DVD。适合于存储和/或执行程序代码的数据处理系统可以包括通过系统总线直接或者间接连接到存储器单元的至少一个处理器。存储器单元可以包括在实际执行程序代码期间运用的本地存储器、大容量储存器和高速缓存存储器，该高速缓存存储器提供至少一些程序代码的暂时存储以减少在执行期间从大容量储存器取回代码的次数。输入/输出或者 I/O设备(包括但不限于键盘、显示器、指示设备等)可以直接或者通过居间的I/O控制器耦合到系统。网络适配器也可以耦合到系统以使数据处理系统能够变成通过居间的专用或者公共网络耦合到其它数据处理系统或者远程打印机或者存储设备。调制解调器、线缆调制解调器和以太网卡仅为当前可用网络适配器类型的少数示例。如这里描述的电路可以是用于集成电路芯片的设计的部分。芯片设计可以用图形计算机编程语言来创建并且存储于计算机存储介质(比如盘、带、物理硬驱动或者虚拟硬驱动(比如储存访问网络中))中。如果设计者未制作芯片或者用来制作芯片的光刻掩模， 则设计者通过物理手段(例如通过提供存储所得设计的储存介质的副本)或者电子方式 (例如通过因特网)直接或者间接向这样的实体提供该设计。然后将存储的设计转换成用于制作如下光刻掩模的适当格式(例如图形数据系统II (GDSII))，这些光刻掩模通常包括所讨论的将在晶片上形成的芯片设计的多个副本。光刻掩模用来限定晶片(和/或其上的层)的将蚀刻或者将以别的方式加工的区域。制作者可以用原晶片形式(也就是作为具有多个未封装芯片的单个晶片)、作为裸片或者以封装形式分发所得集成电路芯片。在后一种情况下，芯片装配于单个芯片封装 (比如具有如下引线的塑料载体，这些引线粘附到母板或者其它更高一级的载体)中或者多芯片封装(比如具有表面互连或者掩埋式互连中的任一种或者两种的陶瓷载体)中。在任何情况下，该芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成以作为 (a)中间产品如母板的部分或者(b)最终产品的部分。最终产品可以是包括集成电路芯片的任何产品(范围从玩具和其它低端应用到具有显示器、键盘或者其它输入设备和中央处理器的高级计算机产品)。现在参照其中相似标号代表相同或者相似单元的附图并且首先参照图3A和图 :3B，针对图2的载体链接沈分别示出了 20mm长的链接在频域中的信道响应(即S21参数) 和在时域中的信道响应。由于有串联电阻，所以有明显的( 6dB)DC衰减并且在5GHz的损耗为17dB。在时域中，在每秒10吉比特对单个“1”比特的响应示出了在若干比特时段内延伸的后游标ISI。为了补偿这样的信道，Dra将需要多个抽头，但是功率和面积的附带成本将在这样的高密度I/O环境中不切实际。对时域信道响应的仔细研究提出了一种用于均衡这样的高阻信道的新颖解决方案。在主游标之后多于2个单位间隔(UI)的所有时间通过衰减指数对信道的冲激响应适当建模。由于一阶RC低通滤波器的冲激响应具有衰减指数的形状，所以滤波器可以在DFE 反馈路径中用来生成为了消除在接收的数据输入中的后游标ISI而需要的信号。例如，具有一阶RC低通反馈滤波器的DFE将IOmm片上互连的数据速率扩展至每秒2吉比特。由于将在常规DFE实施中需要的大量多个抽头替换为简单RF滤波器，所以获得大量功率和面积节省。参照图4，在DFE电路100的DFE反馈路径108中提供具有频域传递函数G (s)的连续时间无限冲激响应(IIR)滤波器104。求和放大器106将来自路径108的反馈与数据输入求和。当无法用一阶RC低通滤波器接近地逼近信道响应时，更高阶滤波器可以提供更好的ISI消除。参照图5，对于多个信道，如果常规分立抽头(例如HI、H2)和UR滤波器204放置于DFE 200的反馈路径208中，则可以实现甚至更好的ISI消除。可以(独立于IIR滤波器204)调节第一对分立抽头(例如Hl和H2…Hn)以补偿信道冲激响应的快变区中的紧接于主游标之后的后游标，因为这些早期后游标经常不沿后期后游标所遵循的呈指数衰减曲线下降。事实上，图3B中所示20mm硅载体信道的冲激响应示例地说明了这一点，因为第一后游标(标为Hl)并未沿着标为Η2Θ τ精确地下降，其中τ为衰减指数的时间常数。因此，这样的硅载体链接的精确均衡可以运用如下DFE 200，该DFE具有分立的第一抽头(Hl)，可以独立于负责补偿信道响应中的其余后游标的UR滤波器204来调节该分立的第一抽头(Hl)。尽管具有IIR滤波器204的DFE 200是用于均衡多个信道的面积和功率高效结构，(该多个信道包括图2的作为示例的硅载体链接)，但是全速率DFE架构可能并未很好地适合于将这一概念扩展至更高数据速率。在接近技术限制(比如在如今CMOS技术中为每秒10吉比特)的数据速率，发现半速率DFE架构比全速率结构更为功率高效。由于没有可用于驱动UR滤波器输入的全速率再生信号，所以实施具有UR滤波器的半速率DFE颇具挑战性。参照图6，根据一个示例实施例示出了半速率DFE 300。半速率DFE 300将输入数据自然地解复用成两个并行数据流302 (具体为偶数数据比特De和奇数数据比特队)。向 UR滤波器304中馈送半速率数据流之一未给出所需响应，因为ISI的正确消除要求UR滤波器304的冲激响应与完整比特序列而不是仅偶数数据比特或者奇数数据比特进行卷积。 如提到的那样，获得适合于驱动UR滤波器304输入的信号在使半速率实施切实可行中是一项挑战。半速率架构300提供用于获得这样的信号的功率和面积高效手段。半速率时钟CLK驱动的成对决策-制定限幅器(或锁存器)306用来对数据输入
进行采样。按照CLK的相反相位(例如CLK和@ )驱动限幅器306，因而上限幅器306
产生偶数数据比特De而下限幅器306产生奇数数据比特D。。在限幅器306前面的求和器 312用来将DFE反馈信号与接收的数据输入相加。第一 DFE反馈抽头(Hl)为常规分立型并且可以被独立调节以与信道冲激响应的第一后游标匹配。在半速率架构中，由DFE的相反的一半决策先前数据比特，因而从奇数数据比特反馈用于偶数数据路径的Hl抽头(表示为 HIe)，并且反之亦然。由于信道冲激响应中的其余后游标所致的ISI由UR滤波器304的输出Viik补偿。ISI的正确消除需要UR滤波器304的冲激响应与数据输入的完整比特序列进行卷积。为了实现这一点，具有由CLK驱动的选择器的2 1复用器(MUX) 310用来交织偶数数据比特和奇数数据比特(De和Dq)以形成适合于驱动UR滤波器304输入的全速率数据 (Dfe)。在图7的时序图中，CLK相位由时钟和数据恢复(CDR)电路或者某一其它机制调节，从而在眼(eye)中心对输入数据比特进行采样。选择对MUX的选择器进行驱动的CLK 信号的相位，从而如图7中所示Dfk相对于De和^比特的第一次到达而言被延迟一个UI。 由于这一个UI的延迟，IIR滤波器输出(Viik)补偿的最早后游标是第二后游标(对应于常规多抽头DFE中的H2抽头)。图6的实施例代表一种向半速率DFE结构添加UR滤波器304的面积和功率高效方式，因为仅有的电路开销(当然还有UR滤波器304本身)是用来形成全速率数据的 2 IMUX 310。如果2 IMUX 310和UR滤波器304的功能组合于单个电路中，则甚至这一少量开销也可以减少至可忽略不计的水平。参照图8，示意图示出了一种作为示例的电路实施，其中2 IMUX 410和UR滤波器404可以组合于单个电流模式逻辑(CML)级400中。电路400为全差分的，从而它的差分输出幅度与两个尾电流源406和408之差Id成比例。设置共模电流(Iqi)和电阻器Rcm， 从而获得来自UR滤波器404的所需共模输出电平。尽管Id可以用来缩放差分输出信号的量值，还可以通过调谐电阻Rd和电容Cd(例如用开关式电阻器和开关式电容器)来调节 HR滤波器404的RC时间常数。应当注意，在这一合并式MUX/nR滤波器电路400中，代表全速率数据的仅有信号是向RC负载中递送的净电流。可以用常规电路技术实施在图6的架构中的求和放大器312和决策-制定限幅器 306。作为例子，图9图示了这些单元可以如何实施为CML电路。参照图9，通过将多个差分对的晶体管的漏极(或者如果用双极技术来实施则为集电极)连接在一起(“虚线”)来在电流域中实现信号求和。用电阻器452阻性衰退接收数据输入(Din)和IIR滤波器输出 (Viie)的差分对以求电压向电流的更线性转换。在用作电流开关454的其它差分对中未运用阻性衰退。数据输入(Din*‘)具有连接到阻抗终端电压VteemW电阻器Rin。调节由 DFE反馈信号Hl切换的差分对的尾电流，以设置为了补偿ISI的第一后游标而需要的抽头权值。Vre切换的差分对提供用于补偿由于器件失配所致的静态偏移的DC电流。求和电流由负载电阻器Ru转换成电压。求和器456的输出电压(Vs和污)由这里实现为标准CML 锁存器的决策-制定限幅器458采样。如图9中所示级联DFE求和放大器456和决策-制定限幅器458为常规做法，但是具有如果未耗散大量功率则向DFE的关键路径460添加明显延迟的弊端。为了实现可靠操作，需要在制定下一数据决策之前在限幅器输入精确地建立DFE的反馈信号。如图9中的虚线所示，DFE的关键路径460为Hl反馈回路，该回路的延迟必须少于1UI。在求和放大器456的输出的RC时间常数可以通过使反馈信号的调稳时间降级来向这一关键路径460 添加明显延迟。为了减少RC时间常数从而可以满足关键时序要求，负载电阻Ru必须经常减少至低值。为了满足放大器增益和电压摆幅要求，Ru的减少必然伴随有操作电流的相称增加从而造成更高功率耗散。数据限幅器458的输入级包括阻性负载Rm参照图10，示意图示出了根据一个实施例的组合式限幅器和求和器电路500。一种满足关键时序要求的功率更高效方式在于通过向充当限幅器502的可重置电流比较器 PMOS负载中直接注入求和器输出电流来消除RC延迟。当CLK为高(而它的补为低)时， PMOS重置晶体管506将输出节点上拉至正电源。当CLK变低(而它的补变高)时，求和器输出电流开始将这些节点上的寄生电容器放电至更低电压。基于求和的差分电流的符号， 开始产生正或者负差分电压。当输出共模下降足够低时，限幅器502中的交叉耦合PMOS晶体管507接通并且提供再生增益，由此锁存二进制零或者一(基于差分电压极性)。消除在求和与锁存功能之间的RC延迟使得更易于满足DFE关键路径的时序约束，并且因此允许以更低功耗实现所需数据速率。将这些功能组合到单个电路级中也节省芯片面积。图10中所示一些示意细节提高DFE性能。例如接收Din输入信号并且由CLK切换的通行门采样和保持508用来在如下评估阶段期间保持向线性跨导的输入恒定，该评估阶段可以在少量输入过驱动电平时相对长。输入信号的这一保持减少接收器的依赖于频率的损耗。与在图9的CML求和放大器中一样，阻性衰退用来改进用来将Din和Viik转换成电流的线性。参照图11，根据另一实施例具有UR滤波器604的DFE 600的半速率架构运用组合式求和器/限幅器电路500。由于组合式求和器/限幅器电路500在重置期间并不维持有效数据输出比特，所以从属锁存器602放置于求和器/限幅器电路500的输出以在CLK 的两个相位期间保持De和^有效。尽管各从属锁存器602在它的对应求和器/限幅器电路500重置之时处于不传导(或者关闭)状态，但是它在它的对应求和器/限幅器电路500 评估时切换为传导(或者接通)状态。因此，从属锁存器602仅向De和Dq数据输出添加少
量传播延迟。应当理解，图10中所示实施例的方面适用于多抽头DFE以及具有IIR滤波器的 DFE0换而言之，组合求和器与限幅器具有与在DFE中使用UR滤波器独立的实用性。例如， 如果接收IIR滤波器604输出(Viik)的差分对替换为由DFE反馈信号H2所控制的差分电流开关(并且类似操作适用于针对Hl所示的部件)，则将获得适合于在常规两抽头DFE中使用的组合式求和器/限幅器电路(500)。如果需要具有多于两个抽头的DFE，则可以通过向电流求和器504添加更多差分对来修改组合式求和器/限幅器500。组合式求和器/限幅器电路500的应用可以用来实现功率和面积有益地减少的常规多抽头DFE，因为消除在求和与锁存功能之间的RC延迟使得更易于满足任何DFE的关键时序约束。许多标准锁存器设计可以用来实施图11中所示的从属锁存器602(包括CML型和静态CMOS型)。然而这些标准类型的锁存器可能在这一应用中具有弊端。例如，CML锁存器通常被认为是最快速可用类型，但是它们的高静态功率耗散与功率高效DFE的设计目标 (该目标是在考虑具有UR滤波器的DFE背后的一个动机)并不一致。静态CMOS锁存器更为功率高效，但是它们的更低速度可能增加关键路径延迟，从而DFE的最大操作频率降级。参照图12，示意图示出了具有两个级联的差分再生级702和704的锁存结构700， 该锁存结构实现比静态CMOS锁存器更高的速度和灵敏度。在图12中所示的示例实施例中，第一级输入晶体管为NMOS器件706，而第二级输入晶体管为PMOS器件708，但是这些器件类型可以相反而不改基本操作原理。CLK在锁存器700处于不传导状态时保持为高(而它的补保持为低)，因而PMOS开关710将第一级702的输出预充电至正电源。由于第一级 702的输出处于电源，所以第二级704的PMOS输入器件708关断，因而这一级将它的输出仅保持于指示先前存储比特(比如先前比特决策)的电平。当CLK变低(而它的补变高) 时，第一级702接通并且由于负载中的PMOS晶体管711的交叉耦合而开始再生输入信号。 同时，第一级的输出共模下降，这然后接通第二级704的输入晶体管708。当第一级702的输出再生至充分高电平时切换级704的逻辑状态。由于这一级704(不接收时钟信号)在它的负载中具有交叉耦合NMOS晶体管712，所以它的输出随着附加再生而放大。一旦结束再生并且完成切换，经过晶体管的导通停止，因而这一锁存器仅耗散动态功率而不耗散静态功率。出于这一原因，该锁存器比CML锁存器在功率上高效得多。在一个实施例中，锁存器700在从部件如求和器/限幅器(图11的500)接收弱再生信号时特别有用。在一个特别有用的实施例中，锁存器700的第一级702与先前部件 (例如求和器/限幅器500)同时再生，从而弱再生输入信号由第一级702进一步放大。通过对与求和器/限幅器500组合的锁存器700进行仿真来确认这一益处。在仿真中，向求和器/限幅器500的输入信号很小，从而它的输出仅弱再生。向锁存器700的弱再生输入信号通过第一级702的再生来放大，但是截至CLK变高(而它的补变低)的时间未完全再生至轨到轨信号电平。由于额外再生，第二级704的输出被进一步放大而迫近轨到轨信号电平。第二级的这些轨到轨输出信号在电源电压一半以上在共模相互交叉，这使它们适合于直接驱动NMOS差分电流开关(比如实现图9和图10中的Hl抽头的NMOS差分电流开关)以及任何CML或者CMOS逻辑电路。应当理解图12中所示双再生锁存器适用于除了 DFE之外和除了具有UR滤波器的DFE之外的系统。如图1中所示，常规多抽头DFE包括大量锁存器，并且这些锁存器的延迟是DFE内的每个关键时序路径的部分。双再生锁存器700由于它的与其它功率高效锁存器(比如静态CMOS锁存器)相比的优良速度和灵敏度而可以并入于常规DFE架构或者其它电路中以增强操作频率而不增加功率耗散。另外，再生锁存器700可以是许多数字和混合信号系统的基本构建块。由于锁存器的速度和灵敏度经常对整个系统的性能具有大的影响，所以这些系统中的许多系统将受益于双再生锁存器700的优良功能特性。为了展示具有UR滤波器的半速率DFE的功能并且评估它的性能，用65nm体COMS 技术设计和制作测试芯片。由于运用了图10的组合式求和器/限幅器500，所以为该设计而选择的具体DFE架构是图11中所示DFE架构。如图8中所示2 IMUX和UR滤波器组合于单级400中，并且从属锁存器实施为图12的双再生锁存器700。通过高质量印刷电路板(PCB)上的30”、40”和50”走线传输数据来测试具有IIR滤波器的DFE的均衡能力，这些走线具有与硅载体链接中预计的平滑频率滚降(rolloff)特性类似的平滑频率滚降特性。在图13中示出了用于这些信道的频率响应(S21数据)。在图的右半部分中的浴盆形曲线描绘了在DFE按每秒10吉比特均衡PRBS7数据时随着时钟采样位置的测量的BER。对于50”走线，具有IIR滤波器的DFE在仅消耗6. Smff功率之时在BER = 10_9的情况下产生 45%水平眼开口(eye opening)而在眼中心无错误操作。为了比较，使用与具有UR滤波器的DFE相同的基本部件和功耗水平来实施常规两抽头DFE。表1针对PRBS7和PRBS31数据模式按每秒10吉比特的数据速率比较具有IIR滤波器的DFE的测量水平眼开口与常规两抽头DFE的测量水平眼开口。在所有测试信道之上，具有IIR滤波器的DFE表现优于两抽头DFE从而凸显本发明原理的有效性。
信道水平眼开口(BER<lxlO_9)具有IIR滤波器的DFE两抽头DFE
权利要求
1.一种1/n速率决策反馈均衡器(DFE)，包括 多个支路，各支路包括求和器电路，配置成将反馈信号与接收的输入相加； 锁存器，配置成根据时钟信号接收所述求和器电路的输出；以及反馈电路，包括复用器，配置成接收各支路的输出作为输入，所述复用器具有钟控的选择输入并且配置成复用各支路的所述输出以组成全速率比特序列；以及滤波器，包括具有频域传递函数的连续时间无限冲激响应(IIR)滤波器，用于从将向各支路的所述求和器电路提供的所述接收的输入消除符号间干扰(ISI)。
2.如权利要求1所述的DFE，还包括耦合到所述锁存器的至少一个附加锁存器，各附加锁存器具有用于向所述求和器电路提供反馈抽头以将所述反馈抽头与所述接收的输入相加的反馈回路。
3.如任一前述权利要求所述的DFE，其中所述锁存器包括与所述求和器电路组合于单级中的限幅器。
4.如权利要求3所述的DFE，其中各支路包括具有所述限幅器和所述求和器电路的所述单级并且还包括放置于所述单级的输出以在时钟循环的相位期间保持数据有效的从属锁存器。
5.如权利要求4所述的DFE，其中所述从属锁存器包括双再生锁存器。
6.如任一前述权利要求所述的DFE，其中所述复用器和所述滤波器组合于单级中。
7.一种用于决策反馈均衡的方法，包括 提供具有多个支路的1/n速率决策反馈均衡电路；使用求和器电路将来自一个或者多个支路的反馈信号与接收的输入求和； 根据时钟信号用锁存器接收所述求和器电路的输出；向复用器反馈所述锁存器的输出，所述复用器接收各支路的所述输出作为输入，所述复用器被配置成复用各支路的所述输出以组成全速率比特序列；并且使用具有频域传递函数的连续时间无限冲激响应(IIR)滤波器来从所述接收的输入消除符号间干扰(ISI)。
8.如权利要求7所述的方法，还包括向所述求和器电路提供反馈抽头以将所述反馈抽头与来自至少一个附加锁存器的所述接收的输入相加。
9.如权利要求7或者8所述的方法，其中所述锁存器和所述求和器电路组合于单级中， 并且所述方法还包括使用双再生锁存器来再生所述单级的输出。
10.一种组合式限幅器和求和器电路，包括差分输出线，连接到待求和的多个差分电流；以及可重置电流比较器负载，直接耦合到所述差分输出线，所述电流比较器负载被配置成从所述差分输出线直接接收求和的差分电流，从而基于所述求和的差分电流的符号，在所述差分输出线之间产生正或者负差分电压以锁存二进制的零或者一。
11.如权利要求10所述的组合式限幅器和求和器电路，其中所述差分电流包括线性跨导产生的输入信号以及在决策反馈均衡器(DFE)中作为反馈而提供的抽头信号和滤波信号中的至少一个信号。
12.如权利要求11所述的组合式限幅器和求和器电路，还包括通行门采样和保持电路，耦合到所述线性跨导以如按时钟切换地接收所述输入信号以在评估阶段期间保持向所述线性跨导的所述输入信号恒定。
13.一种双再生锁存器，包括两个级联的差分再生锁存器级(702，704)，用于实现提高的速度和灵敏度；所述级包括第一级(702)，具有第一类型的第一输入晶体管(706)、第二类型的交叉耦合负载晶体管(711)和重置晶体管；以及第二级(704)，具有所述第二类型的第二输入晶体管(708)和所述第一类型的交叉耦合负载晶体管(712)，从而当所述第一级处于不传导状态时，所述重置晶体管将所述第一级的输出预充电至电源电压，所述第二级的所述第二输入晶体管关断以将输出保持在指示先前存储的比特的电平，当所述第一级被激活时，所述第一级的所述第二类型的所述交叉耦合负载晶体管开始再生输入信号，并且同时所述第一级的输出共模下降以接通所述第二级的所述第二输入晶体管，所述第二级包括所述第一类型的所述交叉耦合负载晶体管并且在所述第一级的所述输出实现阈值信号电平之后切换以提供附加再生增益。
14.如权利要求13所述的双再生锁存器，其中所述双再生锁存器从限幅器接收输出， 并且所述第一级在所述锁存器仍然再生之时进入再生，从而所述第一级和所述限幅器同时再生。
15.如权利要求13或者14所述的双再生锁存器，其中所述锁存器运用于决策反馈均衡器(DFE)中。
全文摘要
一种1/n速率决策反馈均衡器(DFE)和方法包括多个支路。各支路包括配置成将反馈信号与接收的输入相加的求和器电路以及配置成根据时钟信号接收求和器电路的输出的锁存器。反馈电路包括复用器，配置成接收各支路的输出作为输入，复用器具有钟控的选择输入并且配置成复用各支路的输出以组成全速率比特序列；以及滤波器，配置成提供从将向各支路的求和器电路提供的接收输入消除符号间干扰(ISI)。
文档编号H04L25/03GK102301665SQ201080005769
公开日2011年12月28日 申请日期2010年1月12日 优先权日2009年2月6日
发明者J·F·布尔扎彻利, 金秉燮 申请人:国际商业机器公司