专利名称：移动窗求和电路的制作方法
技术领域：
本发明涉及数字信号处理和数字通信技术领域，尤其是涉及一种移动累加求和电路。
背景技术：
移动窗求和电路广泛应用于数字信号处理和数字通信中。在正交频分复用技术 (OFDM)等系统中，经过复杂的无线信道，载波信号会发生偏移现象，这会导致系统性能严重 下降。由于接收端无法得知接收信号的初始发送时间以及信道造成的相位旋转，需要用最 大似然估计(ML—Maximum Likelihood)来估计符号偏移和频率偏移。最大似然估计需要 对连续长度为m的数据流进行实时累加求和，可用如
图1所示的移动窗来实现最大似然估 计。图中，k表示数据编号，在当前时刻，需要对Din[K]到Din[K+m-l]的数据进行累加求 和，在下一个时间节拍，数据向前移动一位至Din[K+l]，则需要对Din [k+Ι]到Din [K+m]的 数据进行累加求和。现有技术中，最大似然估计的基本实现方法可采用如图2所示寄存器链和图3所 示华莱士树加法器。使用如图4所示的累加器替代华莱士树，可有效简化加法电路。但该 电路中仍存在大移位的寄存器组，电路面积和功耗仍有进一步优化的空间。相比而言，SRAM 存储单元的硬件资源消耗要小于寄存器，同时，当移位寄存器向前移动一位时，所有的寄存 器都存在翻转的可能，而基于SRAM的FIFO，只需更完成一个数据存储单元的读和写。为进 一步减小面积、电路节点翻转、降低功耗，本发明提出用SRAM实现FIFO替代原有结构中的 移位寄存器链。本发明提供一种移动窗求和电路，克服现有技术的以上缺陷，使得移位寄存器链 路得以简化，从而有效地减小芯片面积及功耗。
发明内容
本发明的目的在于提供一种移动窗求和电路，用于OFDM接收端同步系统。本发明 移动窗求和电路，包括
先进先出数据缓存器，其输入端输入外部数据输入序列； 取负模块，其输入端与所述先进先出数据缓存器的输出端连接； 加法器，其输入端与所述取负模块的输出端连接；
加法器，其一个输入端与所述加法器的输出端连接，另一个输入端输入外部数据输入 序列；
寄存器，其输入端与所述加法器的输出端连接；其输出端输出数据累加和，所述数据累 加和输入到所述加法器的输入端；
其中，当k < m时，所述输出数据累加和为连续输入的k个外部数据的累加和
权利要求
1.一种移动窗求和电路，其特征在于，包括先进先出数据缓存器(1 )，其输入端输入外部数据输入序列Din (η)； 取负模块(2)，其输入端与所述先进先出数据缓存器(1)的输出端连接； 加法器(3)，其输入端与所述取负模块(2)的输出端连接；加法器(4)，其一个输入端与所述加法器(3)的输出端连接，另一个输入端输入所述外 部数据输入序列Din (η)；寄存器(5)，其输入端与所述加法器(4)的输出端连接；其输出端输出数据累加和 Delta(Ii),并且所述数据累加和Delta(Ii)被输入到所述加法器(3)的输入端；其中，当时，所述输出数据累加和为连续输入的k个外部数据的累加和
2.如权利要求1所述移动窗求和电路，其特征在于，所述先进先出数据缓存器(1)的存 储深度(m)等于移动窗连续累加数据的个数。
3.如权利要求1所述移动窗求和电路，其特征在于，当所述外部数据输入序列的数据 序列个数(η)小于或等于所述存储深度(m)时，所述先进先出数据缓存器(1)的输出为O ； 当所述数据序列个数(η)大于存储深度(m)时，所述先进先出数据缓存器(1)的输出为所述 数据序列个数(η)减去所述存储深度(m)。
全文摘要
本发明公开了一种移位窗求和电路，包括先进先出数据缓存器、取负模块、两个加法器、寄存器、数据初始化控制模块。本发明可根据移位窗内的输入数据进行累加求和，避免大量移位寄存器的使用，电路结构简单，减少电路节点翻转次数，有效降低电路资源和功耗，可应用于OFDM接收系统同步中实现最大似然估计。
文档编号H04L27/26GK102148794SQ20111008359
公开日2011年8月10日 申请日期2011年4月2日 优先权日2011年4月2日
发明者李小进, 赖宗声 申请人:华东师范大学