专利名称：发送设备及方法、接收设备及方法、程序、以及传输系统的制作方法
技术领域：
本发明涉及发送设备、发送方法、接收设备、接收方法、程序以及传输系统，并且具体地涉及一种允许在设备中进行数据的高效发送和接收的发送设备、发送方法、接收设备、 接收方法、程序以及传输系统。
背景技术：
随着信息量的增加，提高信号处理大规模集成电路(LSI)之间的接口的传输速度正在变得必要。为了满足这个需要，使用了增加信号处理的并行信道的数目、提高接口的时钟频率、降低信号电压等等的技术。然而，如果使用这些技术，则抗噪性恶化并且变得难以正确地传输数据。此外，在抑制例如移动装置的信号处理LSI之间的接口的功耗所需的接口上，促使降低电压，尽管不强烈要求提高传输速度，但难以正确地传输数据。为了解决这样的问题，在相关领域中，进行传输信道的电性能改进(诸如，时钟数据恢复(CDR)电路和均衡器的性能的改进)，并且还使用接收侧对由于噪声所生成的错误的检测的错误检测码。已经检测到错误的接收侧上的LSI请求发送侧上的LSI重传数据并且数据再次被发送和接收。以这样的方式，确保针对错误的对策。在例如2003 年 1 月 7 日的 krial ATA =High Speed Serialized AT AttachmentRevision 1. Oa中描述了该相关领域的示例。
发明内容
信号处理LSI之间的接口所需的传输容量正在加速增加。在其中重传数据的相关领域方法中，在接收侧LSI中需要准备具有相当大容量的数据缓冲器。此外，如果接收侧 LSI等待数据重传，则不能按时执行接收侧LSI中的处理。因此，这个方法变得不是一个实用的实施方法。存在对允许在设备中进行数据的高效发送和接收的技术的需要。根据本公开的实施例，提供了一种发送设备，包括设置单元，被配置为设置其数据长度可变的纠错码的数据长度；纠错码计算器，被配置为对作为信息字的传输对象数据 (transmission-subject data)来计算具有设置单元设置的数据长度的纠错码；以及发送单元，被配置为向相同设备中存在的接收设备发送编码数据，所述编码数据是通过将由纠错码计算器计算获得的纠错码添加到传输对象数据而获得的码字的数据。根据本公开的另一实施例，提供了一种发送方法，包括设置其数据长度可变的纠错码的数据长度，为作为信息字的传输对象数据计算具有设置的数据长度的纠错码，以及向存在于相同设备中的接收设备发送编码数据，所述编码数据是通过将由计算获得的纠错码添加到传输对象数据而获得的码字的数据。根据本公开的另一实施例，提供了一种用于使得计算机执行处理的程序，所述处理包括设置其数据长度可变的纠错码的数据长度，为作为信息字的传输对象数据计算具有设置的数据长度的纠错码，以及向存在于相同设备中的接收设备发送编码数据，所述编码数据是通过将由计算获得的纠错码添加到传输对象数据而获得的码字的数据。根据本公开的另一实施例，提供了一种接收设备，包括接收单元，被配置为接收从在相同设备中提供的发送设备所发送的编码数据。所述发送设备设置其数据长度可变的纠错码的数据长度，为作为信息字的传输对象数据计算具有设置的数据长度的纠错码并且发送编码数据，所述编码数据是通过将由计算获得的纠错码添加到传输对象数据而获得的码字的数据。接收设备还包括设置单元，被配置为设置纠错码的数据长度；纠错单元，被配置为基于被包括在所述编码数据中的并且具有由设置单元设置的数据长度的纠错码来执行对传输对象数据的纠错；以及处理单元，被配置为执行对纠错产生的传输对象数据的处理。根据本公开的另一实施例，提供了一种接收方法，包括接收从相同设备中提供的发送设备所发送编码数据。所述发送设备设置其数据长度可变的纠错码的数据长度，为作为信息字的传输对象数据计算具有设置的数据长度的纠错码并且发送编码数据，所述编码数据是通过将由计算获得的纠错码添加到传输对象数据而获得的码字的数据。所述接收方法还包括设置纠错码的数据长度，基于被包括在所述编码数据中的并且具有设置的数据长度的纠错码来执行对传输对象数据的纠错，以及执行对由纠错产生的传输对象数据的处理。根据本公开的另一实施例，提供了一种用于使得计算机执行处理的程序，所述处理包括接收从在相同设备中提供的发送设备发送的编码数据。所述发送设备设置其数据长度可变的纠错码的数据长度，为作为信息字的传输对象数据计算具有设置的数据长度的纠错码并且发送编码数据，所述编码数据是通过将由计算获得的纠错码添加到传输对象数据而获得的码字的数据。所述处理还包括设置纠错码的数据长度，基于被包括在所述编码数据中的并且具有设置的数据长度的纠错码来执行对传输对象数据的纠错，以及执行对由纠错产生的传输对象数据的处理。根据本公开的另一实施例，提供了一种包括发送设备和接收设备的传输系统。所述发送设备包括设置单元，设置其数据长度可变的纠错码的数据长度；纠错码计算器，为作为信息字的传输对象数据计算具有被所述设置单元设置的数据长度的纠错码；以及发送单元，向接收设备发送编码数据，所述编码数据是通过将由纠错码计算器计算而获得的纠错码添加到传输对象数据而获得的码字的数据。所述接收设备包括接收单元，接收编码数据；设置单元，设置纠错码的数据长度；纠错单元，基于被包括在编码数据中的并且具有由所述设置单元设置的数据长度的纠错码来执行对传输对象数据的纠错；以及处理单元，执行对由纠错产生的传输对象数据的处理。在所述发送设备中，根据本公开的以上描述的实施例的发送方法和程序，设置其数据长度可变的纠错码的数据长度并且为作为信息字的传输对象数据计算具有设置的数据长度的纠错码。此外，向存在于相同设备中的接收设备发送编码数据，所述编码数据是通过将由计算获得的纠错码添加到传输对象数据而获得的码字的数据。在所述接收装置中，根据本公开以上描述的实施例的接收方法和程序，接收从在相同设备中提供的发送设备发送的编码数据。所述发送设备设置其数据长度可变的纠错码的数据长度，为作为信息字的传输对象数据计算具有设置的数据长度的纠错码并且发送编码数据，所述编码数据是通过将由计算获得的纠错码添加到传输对象数据而获得的码字的数据。在所述接收设备、所述接收方法、和所述程序中，设置纠错码的数据长度并且基于被包括在所述编码数据中的并且具有设置的数据长度的纠错码来执行对传输对象数据的纠错。此外，执行对由纠错产生的传输对象数据的处理。在根据本公开以上描述的实施例的传输系统中，通过发送设备，设置其数据长度可变的纠错码的数据长度并且为作为信息字的传输对象数据计算具有设置的数据长度的纠错码。此外，向接收设备发送编码数据，所述编码数据是通过将由计算获得的纠错码添加到传输对象数据而获得的码字的数据。通过接收设备，接收从发送设备发送的编码数据并且设置纠错码的数据长度。此外，基于被包括在所述编码数据中的并且具有设置的数据长度的纠错码来执行对传输对象数据的纠错并且执行对由纠错产生的传输对象数据的处理。本公开的实施例允许在设备中进行数据的高效的发送和接收。
图1是示出传输系统的第一配置示例的图；图2是示出传输数据的重排的示例的图；图3是示出纠错编码的示例的图；图4是示出传输帧的帧配置的图；图5是示出纠错解码的示例的图；图6是解释发送侧块的发送处理的流程图；图7是解释接收侧块的接收处理的流程图；图8是示出发送侧块和接收侧块的配置的修改示例的图；图9是示出传输系统的第二配置示例的图；图10是示出传输系统的第三配置示例的图；图11是示出传输系统的第四配置示例的图；图12是示出传输系统的第五配置示例的图；图13是解释发送侧块的奇偶校验数(parity number)设置处理的流程图；图14是解释接收侧块的奇偶校验数设置处理的流程图；以及图15是示出计算机配置示例的图。
具体实施例方式<第一实施例>[块配置]图1是示出根据本公开的一个实施例的传输系统的第一配置示例的图。图1的传输系统1由发送侧块11和接收侧块12组成。例如，通过不同的LSI或相同的LSI实现发送侧块11和接收侧块12并且在处理信息的同一设备(诸如，数码相机、 蜂窝电话、或者个人计算机)中提供它们。在图1的示例中，发送侧块11经由一传输路径连接至接收侧块12。在发送侧块11和接收侧块12之间的传输路径可以是有线传输路径或无线传输路径。
发送侧块11包括信号处理器21、重排处理器22、纠错码(ECC)处理器23、组帧 (framing)部分Μ、调制器25、数模转换器(DAC)沈、以及发送放大器27。信号处理器21执行各种类型的信号处理，并且向重排处理器22输出传输数据，所述传输数据通过执行信号处理而获得并且是传输对象数据，诸如图像数据、文本数据、以及音频数据。还可以将传输数据从发送侧块11外部的电路输入到重排处理器22。例如，可以将配置由外部成像元件(诸如，互补金属氧化物半导体(CM0Q传感器)取得的图像的像素数据作为传输数据以一个像素数据为单位顺序地输入。重排处理器22获取从信号处理器21提供的传输数据并且重排获取的传输数据。 例如，如果传输数据是其中一个码元由预定数目的位(诸如，12位)组成的数据，则在重排处理器22中通过数据重排将这个数据转换成以8位为单位的数据。图2是示出传输数据的重排的示例的图。图2中左侧示出的四个垂直长块表示码元Sl到S4，其每个为12位的数据。垂直方向的每个块的长度表示12位。例如，如果码元Sl到S4作为传输数据被输入，则重排处理器22以输入顺序以8 位为单位收集数据并且重排输入数据至箭头指示部分所示的码元si到s6，其是以8位为单位的数据。码元si由来自码元Sl的第一位到第八位的8位组成。码元s2由来自码元Sl的第九位到第十二位的4位和来自码元S2的第一位到第四位的4位的总共8位组成。码元 s3由来自码元S2的第五位到第十二位的8位组成。码元s4由来自码元S3的第一位到第八位的8位组成。码元s5由来自码元S3的第九位到第十二位的4位和来自码元S4的第一位到第四位的4位的总共8位组成。码元s6由来自码元S4的第五位到第十二位的8位组成。在一些情况下，配置传输数据的每个码元由不同于12位的位数表示。重排处理器 22执行重新定界(re-delimiting)数据的处理以便将传输数据转换至以8位为单位的数据，使得可以通过后级处理器中的相同处理来生成传输帧，而与表示传输数据的每个码元的位数无关。重排处理器22将通过重排获得的以8位为单位的传输数据输出到ECC处理
23 οECC处理器23基于从重排处理器22提供的以8位为单位的传输数据，计算用于传输数据的纠错的纠错码。此外，ECC处理器23通过将作为由计算获得的纠错码的奇偶校验添加到传输数据来执行纠错编码。作为纠错码，例如，使用Reed Solomon码。图3是示出通过ECC处理器23的纠错编码的示例的图。ECC处理器23以8位为单位向多项式生成器施加预定数目的传输数据作为信息字以便生成并且计算奇偶校验。例如，由ECC处理器23获得的奇偶校验还被计算作为以8位为单位的数据。如由白色箭头所指示的部分，ECC处理器23将通过计算获得的奇偶校验添加到信息字以便生成码字。ECC处理器23向组帧部分M输出编码数据作为生成的码字的数据。组帧部分M在有效载荷(payload)中存储从ECC处理器23提供的编码数据并且向有效载荷添加包括与传输数据有关的信息的首标和脚标(footer)，以便因此生成分组。此外，组帧部分M向分组的开始添加表示分组数据的开始位置的开始码并且向分组的结尾添加表示分组数据的结束位置的结束码，以便生成传输帧。图4是示出传输帧的帧配置的图。如图4所示，通过向其中存储编码数据的有效载荷添加首标和脚标来配置一个分组。此外，通过向分组添加开始码和结束码来配置传输帧。组帧部分M从开始数据顺序地向调制器25输出帧数据，作为具有图4所示的帧配置的传输帧的数据。调制器25通过预定系统将由组帧部分M提供的帧数据进行调制并且向DAC 26 输出经调制的帧数据。DAC 26对从调制器25提供的帧数据执行D/A转换并且向发送放大器27输出通过 D/A转换获得的模拟信号。发送放大器27调整从DAC 26提供的信号的信号电压并且发送经调整的信号。接收侧块12包括接收放大器31、时钟再现器32、模数转换器(ADC) 33、解调器 34、帧同步部分35、ECC处理器36、重排处理器37、以及信号处理器38。从发送块11的发送放大器27输出的信号被输入到接收放大器31。接收放大器31接收从发送侧块11发送的信号并且调整信号电压以便输出作为结果的信号。从接收放大器31输出的信号被输入至时钟再现器32和ADC 33。时钟再现器32通过检测输入信号的边缘来提供位同步并且基于边缘检测周期 (cycle)再现时钟信号。时钟再现器32向ADC 33输出经再现的时钟信号。ADC 33根据由时钟再现器32再现的时钟信号执行输入信号的采样并且向解调器 34输出通过采样获得的帧数据。解调器34通过与发送侧块11的调制器25中的调制系统对应的系统来解调帧数据，并且向帧同步部分35输出经解调的帧数据。帧同步部分35从解调器34提供的帧数据检测开始码和结束码并且提供帧同步。 帧同步部分35检测从开始码到结束码的数据作为分组数据，并且向ECC处理器36输出存储于有效载荷中的编码数据。ECC处理器36基于从帧同步部分35提供的编码数据中包括的奇偶校验执行纠错计算以便因此检测传输数据中的错误并校正检测的错误。图5是示出通过ECC处理器36进行纠错解码的示例的图。例如，以下将关于这种情况进行描述其中将图5的上面一行所示的码字的数据作为编码数据从发送侧块11发送并且接收由白色箭头#11所指示的部分所示的数据。图 5中接收数据中的El和E2表示包括错误的位。在这种情况下，ECC处理器36基于奇偶校验执行纠错计算以便因此检测位El和 E2并且如白色箭头#12所指示的部分所示地校正所述位。ECC处理器36为每个码字执行纠错解码并且向重排处理器37输出由纠错产生的传输数据。重排处理器37以与发送侧块11的重排处理器22的重排顺序相反的顺序来重排 ECC处理器36提供的以8位为单位的传输数据。即，在重排处理器37中，执行参照图2描述的处理的相反处理，并且将以8位为单位的传输数据转换至以预定位数(诸如，12位)为单位的传输数据。重排处理器37向信号处理器38输出通过重排获得的传输数据。
信号处理器38通过使用重排处理器37提供的传输数据执行各种类型的处理。例如，如果传输数据是配置一个帧的图像的像素数据，则信号处理器38基于像素数据生成一个帧图像并且执行各种类型的处理，诸如，压缩图像数据、显示图像数据、以及在记录介质上记录图像数据。[块的操作]以下将描述一系列的具有图1的配置的发送侧块11和接收侧块12的处理。首先， 将参照图6的流程图描述发送侧块11的发送处理。在步骤Si，信号处理器21执行信号处理并且输出通过信号处理获得的传输数据。在步骤S2，重排处理器22获取信号处理器21提供的传输数据并且如参照图2所描述的重排数据。在步骤S3，ECC处理器23基于通过重排获得的以8位为单位的传输数据计算奇偶校验并且添加奇偶校验到传输数据以便因此执行纠错编码。在步骤S4,组帧部分M将通过纠错编码获得的编码数据存储在有效载荷中并且向有效载荷添加首标和脚标以便因此生成分组。此外，组帧部分M通过向分组的开始添加开始码和向尾部结尾添加结束码来执行组帧。在步骤S5，调制器25为用于配置通过组帧获得的传输帧的帧数据执行调制处理。在步骤S6，DAC 26为通过调制处理获得的帧数据执行D/A转换。在步骤S7,发送放大器27向接收侧块12发送通过D/A转换获得的信号。重复执行步骤S2到S7的处理直至表示基于从信号处理器21输出的传输数据生成的帧数据的信号传输的结束。下一步，将参照图7的流程图描述接收侧块12的接收处理。在步骤S11，接收放大器31接收从发送侧块11发送的信号并且调整信号电压。在步骤S12，时钟再现器32检测从接收放大器31提供的信号的边缘并且再现时钟信号。在步骤S13，ADC 33根据通过时钟再现器32再现的时钟信号执行采样。在步骤S14，解调器34为通过采样获得的帧数据执行解调处理。在步骤S15，帧同步部分35通过从解调器34提供的帧数据检测开始码和结束码来提供帧同步。帧同步部分35向ECC处理器36输出存储于有效载荷中的编码数据。在步骤S16，ECC处理器36基于编码数据执行纠错解码并且校正传输数据中的错误。在步骤S17，重排处理器37重排由纠错产生的传输数据以便生成以与发送侧块11 中的信号处理器21输出的数据的预定位数相同的预定位数为单位的传输数据。重复步骤 Sll至S17的处理直至表示从发送侧块11发送的帧数据的信号处理结束。当表示帧数据的信号的处理结束时，在步骤S18，信号处理器38基于从重排处理器37提供的传输数据执行信号处理。在信号处理的结束定时，信号处理器38结束处理。如上文所述，在由发送侧块11和接收侧块12组成传输系统1中，通过使用被添加到传输数据的纠错码来校正传输路径上生成的传输数据中的错误。由于这个特点，当生成传输数据中的错误时，不需要请求发送侧块11重传传输数据。因此，确保了针对错误的对策，可以确保数据传输的实时特征。此外，因为不需要提供用于重传请求的传输路径，可以实现电路配置的简化和成本降低。图8示出了没有配备ECC处理器的发送侧块11和接收侧块12的配置。在图8的发送侧块11中，提供错误检测编码器51来代替ECC处理器23。在接收侧块12中，提供错误检测器61来代替ECC处理器36。发送侧块11的错误检测编码器51基于从重排处理器22提供的传输数据计算错误检测码并且将通过计算获得的错误检测码添加到传输数据。在发送侧块11中的组帧部分对、调制器25、DAC 26、和发送放大器27中执行与以上描述的处理类似的处理，并且通过使用传输帧向接收侧块12发送添加了错误检测码的传输数据。对于向接收侧块12提供的传输数据，在接收放大器31、ADC 33、解调器34、和帧同步部分35中执行与上述处理类似的处理。结果，将添加了错误检测码的传输数据提供至错误检测器61。错误检测器61基于错误检测码检测传输数据中的错误并且向信号处理器38 输出表示检测结果的信息。在信号处理器38的数据缓冲器62中存储表示检测结果的信息。信号处理器38基于存储于数据缓冲器62中的信息来确定是否检测到传输数据中的错误。如果信号处理器38确定检测到错误，其要求发送侧块11的信号处理器21重传数据。如果发送侧块11和接收侧块12具有图8所示的配置，当生成传输错误时，接收侧块12需要请求发送侧块11重传送数据。因此，不能确保实时特征并且电路配置也复杂。<第二实施例>图9是示出传输系统1的第二配置示例的图。在图9所示的配置中，与图1所示的相同配置被给予相同的数字。相应地省略了重复的描述。在图9的传输系统1中，定义纠错能力的奇偶校验数是可变的并且可以从块的外部进行设置。从相同设备中与发送侧块11和接收侧块12 —起提供的电路输出的奇偶校验数指令(order)信息经由发送侧块11的外部引脚IlA被输入到ECC处理器23并且经由接收侧块12的外部引脚12A被输入到ECC处理器36。奇偶校验数指令信息是指令从例如0、1、2、3、和4字节中选择的奇偶校验数(奇偶校验的数据长度)的信号。如果选择0字节作为奇偶校验数，不添加作为冗余数据的奇偶校验而不存在纠错能力。如果选择1字节作为奇偶校验数，仅仅每一个码字1字节的错误检测是可能的。如果选择2字节或3字节作为奇偶校验数，每一个码字1字节纠错是可能的。如果选择4字节作为奇偶校验数，每一个码字2字节纠错是可能的。尽管在此描述了其中使用1、2、3、或4字节的奇偶校验作为Reed Solomon码的情况，但奇偶校验数不限于这些大小。发送侧块11的ECC处理器23设置由奇偶校验指令信息表示的奇偶校验数并且以这种方式执行纠错编码以便将具有设置的奇偶校验数添加到传输数据中。发送侧块11的数据发送时的处理与参照图6的流程图描述的处理相同。接收侧块12的ECC处理器36设置由奇偶校验数指令信息表示的奇偶校验数并且检测具有设置的奇偶校验数的奇偶校验以便执行对传输数据的纠错。接收侧块12的数据接收时的处理与参照图7的流程图描述的处理相同。这个特点使得可以取决于传输路径等的错误率适当地设置奇偶校验数。传输路径的错误率取决于发送侧块11的传输接口的电性能、接收侧块12的传输接口的电性能、块之间的连接的传输性能、传输中间的电磁噪声环境等等。通过在决定被合并至同一设备中的发送侧块11和接收侧块12的规格之后、允许设置奇偶校验数，而不是在设计发送侧块11 和接收侧块12时固定奇偶校验数，而准许稍后设置适当的奇偶校验数。大体上，奇偶校验的数据长度越长，提供越高的纠错能力。然而，奇偶校验是冗余数据。因此，就传输速度而言，发送奇偶校验不是优选的并且还增加了用于纠错的功耗。因此，通过准许奇偶校验数是可变的并且取决于传输路径的错误率而适当地设置，使得能够进行高速度数据传输并且可以抑制功耗。〈第三实施例〉图10是示出传输系统1的第三配置示例的图。在图10所示的配置中，与图1所示的相同的配置被给予相同数字。相应地省略了重复的描述。图10所示的发送侧块11的配置与图1中的配置不同之处在于配备了互集成的电路接口(I2C I/F)71和寄存器72，并且接收侧块12与图1中的配置不同之处在于提供了 I2C I/F 81和寄存器82。在图10的传输系统1中，不是经由块的外部引脚来设置、而是可以经由作为与外部电路通信的总线的接口的I2C接口来设置奇偶校验数。从在同一设备中与发送侧块11 和接收侧块12 —起提供的电路输出的奇偶校验数指令信息经由发送侧块11的I2C I/F 71 被存储于寄存器72中并且经由接收侧块12的I2C I/F 81被存储于寄存器82中。发送侧块11的ECC处理器23读出存储于寄存器72中的奇偶校验数指令信息并且以这种方式执行纠错编码以便将具有由奇偶校验数指令信息表示的奇偶校验数的奇偶校验添加到传输数据。发送侧块11的数据发送时的处理与参照图6的流程图描述的处理相同。接收侧块12的ECC处理器36读出存储于寄存器82中的奇偶校验数指令信息并且检测具有由奇偶校验数指令信息表示的奇偶校验数的奇偶校验以便执行对传输数据的纠错。接收侧块12的数据接收时的处理与参照图7的流程图描述的处理相同。图10的配置还允许取决于传输路径的错误率等来适当设置可变奇偶校验数。〈第四实施例〉图11是示出传输系统1的第四配置示例的图。在图11所示的配置中，与图1所示的相同的配置被给予相同数字。相应地省略了重复的描述。图11所示的发送侧块11的配置与图1中的配置不同之处在于配备了微处理器91，而接收侧块12的配置与图1中的配置不同之处在于配备了微处理器92。在图11的传输系统1中，不是经由块的外部引脚来设置奇偶校验数，而是可以从块内的微处理器进行设置。发送侧块11的微处理器91运行预定的程序(固件)并且向ECC处理器23输出表示预定的奇偶校验数的奇偶校验数指令信息。ECC处理器23根据从微处理器91提供的奇偶校验数指令信息设置奇偶校验数并且这样的方式执行纠错编码以便将具有所设置的奇偶校验数的奇偶校验添加到传输数据。 发送侧块11的数据发送时的处理与参照图6的流程图描述的处理相同。类似地，接收侧块12的微处理器92也运行程序并且向ECC处理器36输出奇偶校
1验数指令信息。通过微处理器92输出的奇偶校验数指令信息表示的奇偶校验数与通过发送侧块11的微处理器91输出的奇偶校验数指令信息表示的奇偶校验数相同。ECC处理器36根据从微处理器92提供的奇偶数指令信息来设置奇偶校验数并且检测具有所设置的奇偶校验数的奇偶校验以便执行对传输数据的纠错。接收侧块12的数据接收时的处理与参照图7的流程图描述的处理相同。图11的配置还允许取决于传输路径的错误率等来适当设置奇偶校验数。还有可以通过更新微处理器91和微处理器92的固件来改变奇偶校验数。〈第五实施例〉图12是示出传输系统1的第五配置示例的图。在图12所示的配置中，与图11所示的相同的配置被给予相同数字。相应地省略了重复的描述。在图12中的传输系统1中，发送侧块11的微处理器91经由信号线与接收侧块12 的微处理器92相连接。例如从微处理器92向微处理器91发送表示取决于微处理器92检测的数据纠错概率的奇偶校验数的奇偶校验数指令信息。发送侧块11的微处理器91接收从微处理器92提供的奇偶校验数指令信息并且将其输出至ECC处理器23。ECC处理器23根据从微处理器91提供的奇偶校验数指令信息来设置奇偶校验数并且以这种方式执行纠错编码以便将具有所设置的奇偶校验数的奇偶校验添加至传输数据。接收侧块12的微处理器92向ECC处理器36输出奇偶校验数指令信息。通过微处理器92发送的由奇偶校验数指令信息表示的奇偶校验数与通过发送侧块11的微处理器 91输出的奇偶校验数指令信息表示的奇偶校验数相同。微处理器92监视ECC处理器36执行的纠错处理并且将作为纠错对象的数据与接收的数据的比率存储为例如纠错概率。微处理器92基于存储的纠错概率更新发送侧块11 的ECC处理器23以及接收侧块12的ECC处理器36中的奇偶校验数。例如，如果微处理器92确定所存储的纠错概率高于阈值并且当前奇偶校验数不能确保抗噪性，则其将奇偶校验数更新至具有更长数据长度的奇偶校验数。如果所存储的纠错概率低于阈值，则微处理器92将奇偶校验数更新至具有更短数据长度的奇偶校验数。 微处理器92将表示更新后的奇偶校验数的奇偶校验数指令信息发送至微处理器91。ECC处理器36根据从微处理器92提供的奇偶校验数指令信息来设置奇偶校验数并且检测具有所设置的奇偶校验数的奇偶校验以便执行对传输数据的纠错。参照图13的流程图，以下将描述发送侧块11的奇偶校验数设置处理。例如与图 6的处理并行地、在执行图6的处理期间反复地执行图13的处理。在步骤S31中，发送侧块11的微处理器91接收从微处理器92提供的奇偶校验数指令信息。在步骤S32中，微处理器91向ECC处理器23输出接收的奇偶校验数指令信息并且设置奇偶校验数。其后，处理结束。在ECC处理器23中，这样执行纠错编码使得将具有由微处理器91提供的奇偶校验数指令信息表示的奇偶校验数添加至传输数据。下一步，参照图14的流程图，以下将描述接收侧块12的奇偶校验数设置处理。例如与图7的处理并行地、在执行图7的处理期间反复地执行图14的处理。在步骤S41中，接收侧块12的微处理器92监视ECC处理器36中的纠错并且基于纠错概率决定新的奇偶校验数。在步骤S42中，微处理器92向微处理器91发送表示决定后的更新的奇偶校验数的奇偶校验数指令信息。在步骤S43中，微处理器92向ECC处理器36输出表示更新的奇偶校验数的奇偶校验数指令信息并且设置奇偶校验数。其后，处理结束。在ECC处理器36中，检测具有由微处理器92提供的奇偶校验数指令信息表示的奇偶校验数的奇偶校验并且执行对传输数据的纠错。以这样的方式，通过提供从接收侧块12返回至发送侧块11的信号信道使得能够取决于实际传输状态进行纠错能力的自动设置。[计算机的配置示例]可以通过硬件来执行并且还可以通过软件来执行上述一系列的处理。在通过软件执行一系列处理的情况下，将配置这些软件的程序从程序记录介质安装到例如被合并到专用硬件的计算机中或通用个人计算机中。图15是示出通过程序执行上述一系列处理的计算机的硬件的配置示例的框图。中央处理单元(CPU) 101、只读存储器(ROM) 102、和随机存取存储器(RAM) 103通过总线104彼此相连接。输入/输出接口 105与总线104相连接。由键盘、鼠标等组成的输入单元106和由显示器、扬声器等组成的输出单元107与输入/输出接口 105相连接。此外，由硬盘、非易失性存储器等组成的存储单元108，由网络接口等组成的通信单元109，以及驱动可移除介质111的驱动器110与输入/输出接口 105相连接。在具有上述配置的计算机中，例如CPU 101将存储于存储单元108中的程序经由输入/输出接口 105和总线104加载到RAM 103并且运行程序。因此，执行上述一系列处理。例如，通过CPU 101运行的程序被记录在可移除介质111中或者经由诸如局域网、 因特网、或数字广播之类的有线或无线传输介质而提供，以便被安装至存储单元108中。通过计算机运行的程序可以是沿本说明中描述的顺序以时间顺序的方式执行的程序，或者可以是以并行地或者在诸如进行调用时的定时的必要定时处执行的程序。本公开的实施例不限于上述实施例并且可以进行各种改变而不背离本公开的范围。本申请包含与2010年11月19日向日本专利局提交的日本优先权专利申请JP 2010-258569中公开的内容有关的主题，其整体内容通过引用被合并于此。
权利要求
1.一种发送设备，包括设置单元，被配置为设置其数据长度可变的纠错码的数据长度； 纠错码计算器，被配置为对作为信息字的传输对象数据来计算具有所述设置单元设置的数据长度的纠错码；以及发送单元，被配置为向相同设备中存在的接收设备发送编码数据，所述编码数据是通过将由纠错码计算器计算获得的纠错码添加到传输对象数据而获得的码字的数据。
2.如权利要求1所述的发送设备，其中所述设置单元根据从外部向构成所述发送设备的电路的输入端子输入的信号来设置纠错码的数据长度。
3.如权利要求1所述的发送设备，其中所述设置单元根据从外部经由与该外部通信的总线而输入的信号来设置纠错码的数据长度。
4.如权利要求1所述的发送设备，其中所述设置单元是处理器并且根据预定的程序来设置纠错码的数据长度。
5.如权利要求1所述的发送设备，其中所述设置单元是处理器，并且基于从接收设备的处理器发送的信息，取决于传输对象数据的纠错状态，来设置由接收设备的处理器决定的纠错码的数据长度。
6.一种发送方法，包括设置其数据长度可变的纠错码的数据长度；为作为信息字的传输对象数据计算具有所设置的数据长度的纠错码；以及向在相同设备中存在的接收设备发送编码数据，所述编码数据是通过将由计算获得的纠错码添加到传输对象数据而获得的码字的数据。
7.一种使得计算机执行处理的程序，所述处理包括 设置其数据长度可变的纠错码的数据长度；为作为信息字的传输对象数据计算具有所设置的数据长度的纠错码；以及向相同设备中存在的接收设备发送编码数据，所述编码数据是通过将由计算获得的纠错码添加到传输对象数据而获得的码字的数据。
8.一种接收设备，包括接收单元，被配置为接收相同设备中提供的发送设备发送的编码数据，所述发送设备设置其数据长度可变的纠错码的数据长度，为作为信息字的传输对象数据计算具有所设置的数据长度的纠错码，并且发送编码数据，所述编码数据是通过将由计算获得的纠错码添加到传输对象数据而获得的码字的数据；设置单元，被配置为设置纠错码的数据长度；纠错单元，被配置为基于在编码数据中包括的并且具有由设置单元设置的数据长度的纠错码来执行对传输对象数据的纠错；以及处理单元，被配置为对纠错产生的传输对象数据执行处理。
9.如权利要求8所述的接收设备，其中所述设置单元根据从外部向构成所述接收设备的电路的输入端子输入的信号来设置纠错码的数据长度。
10.如权利要求8所述的接收设备，其中所述设置单元根据从外部经由与该外部通信的总线而输入的信号来设置纠错码的数据长度。
11.如权利要求8所述的接收设备，其中所述设置单元是处理器并且根据预定的程序来设置纠错码的数据长度。
12.如权利要求8所述的接收设备，其中所述设置单元是处理器并且基于纠错单元的纠错状态来决定纠错码的数据长度，并且所述设置单元将表示所决定的数据长度的信息发送给在所述发送设备中包括的并且用于设置该发送设备中纠错码的数据长度的处理器。
13.一种接收方法，包括接收相同设备中提供的发送设备发送的编码数据，所述发送设备设置其数据长度可变的纠错码的数据长度，为作为信息字的传输对象数据计算具有所设置的数据长度的纠错码，并且发送编码数据，所述编码数据是通过将由计算获得的纠错码添加到传输对象数据而获得的码字的数据；设置纠错码的数据长度；基于在所述编码数据中包括的并且具有所设置的数据长度的纠错码来执行对传输对象数据的纠错；以及对由纠错产生的传输对象数据执行处理。
14.一种使得计算机执行处理的程序，所述处理包括接收相同设备中提供的发送设备发送的编码数据，所述发送设备设置其数据长度可变的纠错码的数据长度，为作为信息字的传输对象数据计算具有所设置的数据长度的纠错码，并且发送编码数据，所述编码数据是通过将由计算获得的纠错码添加到传输对象数据而获得的码字的数据；设置纠错码的数据长度；基于在所述编码数据中包括的并且具有所设置的数据长度的纠错码来对传输对象数据执行纠错；以及对由纠错产生的传输对象数据执行处理。
15.一种传输系统，包括 发送设备；以及接收设备， 其中所述发送设备包括设置单元，设置其数据长度可变的纠错码的数据长度；纠错码计算器，为作为信息字的传输对象数据计算具有由所述设置单元设置的数据长度的纠错码；以及发送单元，向所述接收设备发送编码数据，所述编码数据是通过将由纠错码计算器计算而获得的纠错码添加到传输对象数据而获得的码字的数据，以及所述接收设备包括接收单元，接收所述编码数据，设置单元，设置纠错码的数据长度，纠错单元，基于在所述编码数据中包括的并且具有由设置单元设置的数据长度的纠错码来执行对传输对象数据的纠错，以及处理单元，对由纠错产生的传输对象数据执行处理。
全文摘要
公开了发送设备及方法、接收设备及方法、程序、以及传输系统。发送设备包括设置单元，设置其数据长度可变的纠错码的数据长度；纠错码计算器，为作为信息字的传输对象数据计算具有由所述设置单元设置的数据长度的纠错码；以及发送单元，向在同一设备中存在的接收设备发送编码数据，所述编码数据是通过将由纠错码计算器计算而获得的纠错码添加到传输对象数据而获得的码字的数据。
文档编号H04L1/00GK102480341SQ201110361280
公开日2012年5月30日 申请日期2011年11月15日 优先权日2010年11月19日
发明者丸子健一, 佐佐木茂寿, 城下宽司, 新桥龙男, 杉冈达也, 松本英之, 田森正人, 舟本一久, 越坂直弘 申请人:索尼公司