专利名称：一种兼容多制式且高灵活性的无线数字算法实验硬件系统的制作方法
技术领域：
本发明涉及移动通信领域，主要是一种兼容多制式且高灵活性的无线数字算法实验硬件系统。
背景技术：
随着中国大陆无线通信用户数量持续增长，用户需求的多元化和对更高网络交互上下行速度的要求使得主流的三大运营商(中国移动、中国电信、中国联通)也迫切的加速对无线通信网络的扩展和优化，随之而来的是在大陆范围内各种无线通信制式的并存竞争格局(2G 的 GSM,2. 5G 的 GPRS+CDMA 1X、3G 的 WCDMA+CDMA2000+TD-SCDMA+ffiMAX,4G 的 LTE 等)。在运营商大规模扩张和升级的同时，对于数字光纤直放站的性能指标也提出了更高的要求。除了对覆盖质量、覆盖范围的传统要求之外，对于数字光纤直放站系统的设备能耗效率的控制也愈发严格。作为设备厂商的产品为了适应多种无线制式的并存，也希望能找到平台化、统一化、模块化的产品解决方案。
发明内容
本发明的目的正是要克服上述技术的不足，而提供一种兼容多制式且高灵活性的无线数字算法实验硬件系统。本发明支持当今主流的多种无线通信制式下的核心软件无线电算法验证，充分考虑了与各种小信号模拟射频子系统和功放天线系统的灵活组合，为整个通信信号链路提供充足的系统带宽和全频带调制区间。能满足技术预研调试的模块化并行推进的需求，提高完整技术预研项目的进度和可控性，避免多个小组同时调试带来的不便。本发明解决其技术问题采用的技术方案这种兼容多制式且高灵活性的无线数字算法实验硬件系统，由若干宽频带、高性能的芯片单元构成，充分考量了多种无线通信制式和算法的处理能力，并提供灵活多样的调试和测试接口。包含的逻辑功能单元有基带数字信号处理单元，主控处理单元，本地以太网单元，本地串口单元，时钟分配单元，板际信号互联单元，中频模拟发送单元，中频模拟接收单元，中频模拟反馈输入单元，电源转换单元；主控处理单元(PowerPC)通过标准MII信号接口与本地以太网单元相连，方便整个系统的调试和控制；主控处理单元通过SPI总线控制时钟分配单元，其他诸如中频模拟发送单元、中频模拟接收单元、中频模拟反馈单元的SPI总线控制经由基带数字信号处理单元的FPGA进行一次中转来完成最后的连接；时钟分配单元将基准晶振的信号分为多路同源时钟信号送入中频模拟发送单元、中频模拟接收单元、中频模拟反馈单元、基带数字信号处理单元的主芯片中。更进一步的，用于完成基带数字信号处理功能的FPGA通过延伸控制链承担对射频板和功放板的总线控制。本发明所述的主控处理单元常规功能如下1)上电后完成其余各可控单元的初始化；
2)在系统运行过程中对控制链、数据信号链、时钟链上的单元等进行监控或人工干预。3)必要时对其他各单元进行重新加载或复位操作。4)配合看门狗芯片监控系统的异常情况，必要时执行全局的复位以恢复正常通 本发明有益的效果是本发明正是在上述的产品发展背景下提出的一款旨在兼容多种无线通信制式、具有足够性能和带宽的数字和模拟信号处理能力、模块化和小型化的数字硬件平台，通过执行更为有效的数字处理算法提高整个数字光纤直放站系统的效率控制能力，降低后端射频和功放硬件设计和调试的难度。该平台配合多款同样是模块化的射频和功放平台，就可以很高效便利地实现联合调试和验证，为技术研发向实际的产品研发的快速衔接和灵活应变提供了有力的解决方案支持。
图ι是本发明无线I〔字算法实验 !件平台与射频、功放互联的示意图2是本发明无线I〔字算法实验 !件平台功能逻辑示意图3是本发明无线I〔字算法实验 !件平台电源转换单元原理图4是本发明无线I〔字算法实验 !件平台主控单元原理图5是本发明无线I〔字算法实验 !件平台本地以太网单元原理图6是本发明无线I〔字算法实验 !件平台本地串口单元原理图7是本发明无线I〔字算法实验 !件平台时钟分配单元原理图8是本发明无线I〔字算法实验 !件平台中频模拟发送单元原理图9是本发明无线I〔字算法实验 !件平台中频模拟接收单元原理图10是本发明无线ξ数字算法实验 梗件平台中频模拟反馈单元原理图11-17是本发明无线数字算法实验硬件平台基带数字信号处理单元原理图
图18是本发明无线ξ数字算法实验 件平台板际信号互联单元原理图。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，下面结合附图及举例，对本发明进行进一步详细说明。应当理解，此处所描述的举例仅仅用以解释本发明，并不用于限定本发明。图1是本发明无线数字算法实验硬件平台与射频、功放互联的示意图。其中，数字板与射频板的信号链路分为发射、接收、反馈3条，为便于联合调试，数字板上预留了直流 5. 8V的电源接口向射频板和功放板提供统一供电，数字板与射频板、功放板之间采用I2C 总线形式进行板间的控制链路通信。图2是本发明无线数字算法实验硬件平台功能逻辑示意图。主要由基带数字信号处理单元，主控处理单元，本地以太网单元，本地串口单元，时钟分配单元，板际信号互联单元，中频模拟发送单元，中频模拟接收单元，中频模拟反馈输入单元，电源转换单元来构成。其中，主控处理单元(PowerPC)通过标准MII信号接口与本地以太网单元相连，方便整个系统的调试和控制；
主控处理单元通过SPI总线控制时钟分配单元，其他诸如中频模拟发送单元、中频模拟接收单元、中频模拟反馈单元的SPI总线控制经由基带数字信号处理单元的FPGA进行一次中转来完成最后的连接；时钟分配单元将基准晶振的信号分为多路同源时钟信号送入中频模拟发送、中频模拟接收、中频模拟反馈、基带数字处理等单元的主芯片中；完成基带数字信号处理功能的FPGA还通过延伸控制链承担对射频板和功放板的总线控制。图3是本发明无线数字算法实验硬件平台电源转换单元原理图。电源转换单元主要由LTC3853_101833_6A6A6A集成模块、LTC3728_5058集成模块、LP38503TS-ADJ组成，VIN网络实际输入DC+12V电源，在输入两个集成电源模块之前使用100uF/20V和22uF/16V各一颗进行滤波。LTC3853_101833_6A6A6A集成模块对内输出 +1. 0V,+1. 8V、+3. 3V 电压，LTC3728_5058 集成模块对内输出 +5. 0V,+5. 8V 电压，之后，+3. 3V 再经由2片LP38503TS-ADJ分别输出+2. 5V和+1. 9V电压。+1. OV电源给基带数字信号处理单元的FPGA内核供电；+1. 8V电源给主控、中频模拟发送、中频模拟接收，基带数字信号处理单元供电；+1. 9V电源中频模拟反馈单元供电；+2. 5V电源给FPGA的I/O模块供电；+3. 3V电源给主控、本地以太网、本地串口、时钟分配、中频模拟发送单元供电+5. OV电源给时钟分配单元里的主晶振供电。R4、R6、R180、R181均采用精度为1 %的电阻，为U2和UM的输出提供准确地参考反馈。图4是本发明无线数字算法实验硬件平台主控单元原理图。 主控单元主要由U8 (PowerPC)，U7 (IOMHz有源晶振)，U5 (EEPROM)，U6 (监控芯片)， J3(10PIN调试插座)以及若干磁珠、电阻、电容、LED指示灯组成。整个系统启动伊始，U8 在U7成功起振后，开始执行初始化过程。同时在后期的运行和调试中，U8都起到了高效人机交互，全面控制各个其他模块单元的作用。U6为U8提供上电复位信号和看门狗信号。图5是本发明无线数字算法实验硬件平台本地以太网单元原理图。本地以太网单元主要由U12 (PHY芯片DP83848KSQ)、Y1 (25MHz无源晶振)、J4 (RJ45 插座)以及若干磁珠、电阻、电容、LED指示灯组成。支持10/100MbpS自适应模式的以太网访问，与U8的通信是通过标准的MII接口实现。图6是本发明无线数字算法实验硬件平台本地串口单元原理图。本地串口单元主要由U13(RS232电平转换芯片)，U25 (RS485电平转换芯片)， J5(DB9插座)，J25(2PIN插座)以及若干电阻、电容组成。U13和U25均与U8进行连接，最高支持4601ibps的RS232接口速率和2501ibps的RS485接口速率。图7是本发明无线数字算法实验硬件平台时钟分配单元原理图。时钟分配单元主要由U14(IOMHz高性能温补晶振)、U15(AD9516_0时钟芯片)以及若干磁珠、电阻、电容、LED指示灯、SMA接头组成。U15为整个系统提供高品质同源时钟的各个分频输出，为数模、模数转换提供采样基准时钟，为基带数字信号处理单元的FPGA提供全局时钟。预留了 J22、J7、J6等SMA接口作调试备用信号源。
图8是本发明无线数字算法实验硬件平台中频模拟发送单元原理图。中频模拟发送单元主要由U16(AD9122芯片)以及若干电阻、电容、SMA接头组成。 AD9122数字接口采用16位差分信号输入，最高可达1230MSPS的采样速率，支持2倍、4倍、 8倍内插模式，片内可以完成精确的中频搬移。图9是本发明无线数字算法实验硬件平台中频模拟接收单元原理图。中频模拟接收单元主要由U18(AD6642)，T7，T8 (射频变压器)，T4 (射频变压器) 以及若干磁珠、电阻、电容、SMA接头组成。U18支持11位差分数字信号输出，最高可达 850MSPS的采样速率，模拟输入采用双巴伦设计提高信噪比。图10是本发明无线数字算法实验硬件平台中频模拟反馈单元原理图。中频模拟反馈单元主要由U19(AD6641)，T9，T10 (射频变压器)，以及若干磁珠、电阻、电容、SMA接头组成。U19支持12位差分数字信号输出，最高可达500MSPS的采样速率， 模拟输入采用双巴伦设计提高信噪比，用以进行数字预失真反馈信号的模数转换。图11-17是本发明无线数字算法实验硬件平台基带数字信号处理单元原理图。基带数字信号处理单元主要由U21 (FPGA)，U20(电平转换芯片)，17U1 (SRAM)以及若干磁珠、电阻、电容组成。U20主要是实现少量高于LVCM0S25和LVCM0S18接口电平标准的信号输入，因为FPGA本身对输入信号有更严格的要求，不能与一些芯片的输出管脚直接相连。17U1的设计是考虑没有外部信号源的时候存储基带数据源之用。图18是本发明无线数字算法实验硬件平台板际信号互联单元原理图。板际信号互联单元主要由U23 (电平转换芯片)，U22 (I2C总线驱动接收器)， U26 (温度传感器)，J16 (50PIN连接器)，J26 (2PIN连接器)，J18 (20PIN连接器)以及若干磁珠、电阻、电容组成。下面结合图1 图18来说明本发明系统的工作原理1)外接DC+12V电源接入系统后，电源转换单元随即输出+1. 0V、+1. 8V、+3. 3V、 +5. 0V,+5. 8V 电压。2)主控单元的PowerPC在外围的晶振上电起振且收到看门狗芯片复位信号后开始自行初始化，操作系统启动。3)PowerPC 启动后随即对系统内的 FPGA、AD9516、AD9122、AD6642、AD6641 以及其他芯片进行必要之初始化，同时实时监控初始化进程是否顺利。4)时钟分配单元芯片AD9516产生多路输出时钟送入FPGA、AD9122、AD6642、 AD6641等芯片。5)基带数字信号处理单元的FPGA开始按照已下载的电路执行基带数字算法，数据源既可以取自外围的SRAM，也可以取自外接的信号源。6)在外接了射频、功放板后，整个中频的发送、接收、反馈单元都开始执行既定的数模或模数转换，包含数字或模拟信号的重采样、频谱搬移、滤波等片内操作。可以理解的是，对本领域技术人员来说，对本发明的技术方案及发明构思加以等同替换或改变都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种兼容多制式且高灵活性的无线数字算法实验硬件系统，其特征在于包含的逻辑功能单元有基带数字信号处理单元，主控处理单元，本地以太网单元，本地串口单元，时钟分配单元，板际信号互联单元，中频模拟发送单元，中频模拟接收单元，中频模拟反馈输入单元，电源转换单元；主控处理单元通过标准MII信号接口与本地以太网单元相连，主控处理单元通过SPI总线控制时钟分配单元，中频模拟发送单元、中频模拟接收单元、中频模拟反馈单元的SPI总线控制经由基带数字信号处理单元的FPGA中转来连接；时钟分配单元将基准晶振的信号分为多路同源时钟信号送入中频模拟发送单元、中频模拟接收单元、中频模拟反馈单元、基带数字信号处理单元的主芯片中。
2.根据权利要求1所述的兼容多制式且高灵活性的无线数字算法实验硬件系统，其特征在于用于完成基带数字信号处理功能的FPGA通过延伸控制链承担对射频板和功放板的总线控制。
全文摘要
本发明涉及一种兼容多制式且高灵活性的无线数字算法实验硬件系统，主要包含的逻辑功能单元有基带数字信号处理单元，主控处理单元，本地以太网单元，本地串口单元，时钟分配单元，板际信号互联单元，中频模拟发送单元，中频模拟接收单元，中频模拟反馈输入单元，电源转换单元。本发明有益的效果是通过执行更为有效的数字处理算法提高整个数字光纤直放站系统的效率控制能力，降低后端射频和功放硬件设计和调试的难度。该平台配合多款同样是模块化的射频和功放平台，就可以很高效便利地实现联合调试和验证，为技术研发向实际的产品研发的快速衔接和灵活应变提供了有力的解决方案支持。
文档编号H04B1/00GK102545916SQ20111045600
公开日2012年7月4日 申请日期2011年12月30日 优先权日2011年12月30日
发明者廖军, 徐锡强, 李鑫, 许永赜 申请人:三维通信股份有限公司