专利名称：一种dvi/hdmi/dp/vga信号的后级无抖校正装置的制作方法
技术领域：
本实用新型涉及一种DVI/HDMI/DP/VGA信号的后级无抖校正装置。
背景技术：
近年来，随着数字视频技术的不断发展，DVI (Digital Video Interface)视频信号和HDMI (High Definition Multimedia Interface)视频信号在实际应用中所占据的比例也不断加大。DVI/HDMI信号属于数字视频信号，但由于其没有严格的类似SDI信号的 SAV(起始信号)和EAV(结束信号)，所以无法像SDI数字信号一样通过数据分析手段瞬时检测出信号的丢失或中断，且DVI/HDMI信号传输的图像分辨率高，传输速率高达1. 65Gbps 甚至2. 25Gbps,使用传统的视频处理技术无法对其进行准确实时处理。因此在针对DVI/ HDMI信号的处理一直比较棘手，其中DVI/HDMI信号的无抖切换更是行业内亟待解决的难题。实际使用环境中，在对DVI/HDMI/DP/VGA信号切换时会造成2_10秒的黑屏或蓝屏，严重影响观看效果，尤其在大屏幕、多屏幕等需要频繁对信号进行切换的大规模监视系统或电视会议中更使人难以忍受。
发明内容本实用新型针对以上问题的提出，而研制一种DVI/HDMI/DP/VGA信号的后级无抖校正装置。本实用新型采用的技术手段如下一种DVI/HDMI/DP/VGA信号的后级无抖校正装置，其特征在于包括信号采集单元、核心处理单元I、时钟模拟单元、外存储单元、核心处理单元II和信号输出单元；所述信号采集单元通过数据线同核心处理单元I相连接，信号采集单元将采集到的的DVI/HDMI信号或VGA信号处理后发送到核心处理单元I中，所述时钟模拟单元通过数据线同核心处理单元I相连接，所述核心处理单元I通过数据线同外存储单元相连接；所述核心处理单元I 和核心处理单元II通过外部数据线相连接，所述核心处理单元II通过数据线同外存储单元相连接，所述核心处理单元II同信号输出单元相连接，将外部数据线接收到的标准激励时钟CLKPLL、核心处理单元I生成的行信号H2和场信号V2，以及从外存储单元读取的RGB 数据发送到信号输出单元中，所述信号输出单元对上述数据处理后输出给外部设备。所述外存储单元分为两个区域，所述核心处理单元I通过数据线分别同外存储单元的两个区域相连接；所述核心处理单元II也通过数据线分别同外存储单元的两个区域相连接。所述信号采集单元可由芯片SIL1161 或者 TDA19977、TDA19978、AD998x、ADV7441 芯片构成；所述时钟模拟单元可由PLL602芯片构成；所述外存储单元由DDRIII，DDRII, SDRAM或AL460芯片构成；所述核心处理单元I和核心处理单元II的主芯片由cyclonell 或者feSyI^th-6FPGA芯片构成。还包括MCU通过数据线同构成核心处理单元I和核心处理单元II的FPGA芯片相连接。本实用新型所述的核心处理单元I内部包括800x600到1920x1200的多种分辨率
3CN 202014319 U
说明书
2/3页
的信号格式，能够准确判断出输入信号的分辨率制式，并且根据相应的分辨率制式自己产生一个与之相对应的Hl脉冲和Vl脉冲信号用于生成激励时钟。在时钟模拟单元模拟出信号的激励时钟后，核心处理单元I可根据模拟出的信号激励时钟和采集到的制式信号生成一个H2/V2信号，在输入信号丢失的时候，核心处理单元I同样可以连续输出H2/V2信号。 在核心处理单元II中也可以根据H2/V2信号对输出画面进行调整和修改，可根据需要在显示画面中加入字幕或其它的指示标识，使该系统的操作方式更简单，操作过程更加直白明了。在本方法的基础上，在设置多路DVI/HDMI或VGA输入模块，并在其后级集成切换模块， 则可以使本实用新型独立完成切换功能，并且实现无抖切换效果。本实用新型的有益效果是可以对DVI/HDMI数字视频信号和VGA信号进行无抖切换处理，对DVI/HDMI信号或VGA信号进行切换和转换处理时，消除信号切换产生的黑屏或花屏等不良效果，使其播出更加流畅。在信号丢失时，也能够让终端显示一个具有信息内容的画面，而不是毫无意义的黑屏或蓝屏，同时消除了显示终端识别以及恢复图像的时间。
图1是本实用新型的装置结构框图；图2是应用本实用新型所设计的实施例结构框图。
具体实施方式
如图1和图2所示的一种DVI/HDMI/DP/VGA信号的后级无抖校正装置包括信号采集单元、核心处理单元I、时钟模拟单元、外存储单元、核心处理单元II和信号输出单元； 所述信号采集单元通过数据线同核心处理单元I相连接，信号采集单元将采集到的的DVI/ HDMI信号或VGA信号处理(即并行输出RGB信号、信号激励时钟CLK、行信号H和场信号V) 后发送到核心处理单元I中，所述时钟模拟单元通过数据线同核心处理单元I相连接(核心处理单元I根据采集到的信号激励时钟CLK、行信号H和场信号V对输入信号的分辨率进行判断，然后生成一个同频率的行信号Hl和场信号Vl，输出到时钟模拟单元)，所述核心处理单元I通过数据线同外存储单元相连接(核心处理单元I按照信号激励时钟CLK向外存储单元写入RGB信号)；所述核心处理单元I和核心处理单元II通过外部数据线相连接 (并将时钟模拟单元输出的标准激励时钟CLKPLL和核心处理单元I产生的行信号H2和场信号V2通过外部通道直接传送至核心处理单元II中)，所述核心处理单元II通过数据线同外存储单元相连接，所述核心处理单元Π同信号输出单元相连接，将外部数据线接收到的标准激励时钟CLKPLL、核心处理单元I生成的行信号H2和场信号V2，以及从外存储单元读取的RGB数据发送到信号输出单元中，所述信号输出单元对上述数据处理后输出给外部设备。所述外存储单元分为两个区域，所述核心处理单元I通过数据线分别同外存储单元的两个区域相连接；所述核心处理单元II也通过数据线分别同外存储单元的两个区域相连接。如图2所示信号采集单元可由芯片SIL1161或者TDA19977、TDA19978、AD998x、 ADV7441等芯片构成；时钟模拟单元可由PLL602系列芯片构成；外存储单元可由DDRIII， DDRII, SDRAM或AL460等芯片构成；核心处理单元I和核心处理单元II的主芯片可由 ALTERA 公司的 cyclonell 或者 XIlinx 公司的 EasyPath_6FPGA 系列芯片 FPGAl 和 FPGA2 构
4成；另外，还包括配合FPGAl和FPGA2进行工作的MCU，已完成分析出输入的DVI/HDMI信号或VGA信号的分辨率格式，以便FPGAl根据该分辨率制造一个同频率的行信号Hl和场信号 VI，FPGA2可根据信号的分辨率格式的相关参数判断存储区域中存储空间的深度，MCU根据读取到的分辨率格式的相关信息，分析出具体的分辨率格式是什么，并控制时钟模拟芯片输出该分辨率格式信号的标准激励时钟CLKPLL送至FPGA1，以及获取核心处理单元I判定输入信号的是否出现中断和错误的结果给核心处理单元II (核心处理单元II可通过核心处理单元I的判定结果选择读取外部存储单元的存储空间)，以实现前述的核心处理单元 I和核心处理单元II的功能；当然也可以由两个独立的CPU来完成。本实施例采用FPGA 和MCU配合结构，其中MCU还用于分析出的分辨率格式对系统的前后级芯片进行初始化设置。其它外围芯片如FLASH使用的是SST39VF1601芯片，信号输出单元可由芯片为SIL162、 SIL164、TDA998X、AD9889芯片构成。其中MCU改变核心处理单元II上监控部分的显示效果，可通过RS232与PC互联调试。 以上所述，仅为本实用新型较佳的具体实施方式
，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，根据本实用新型的技术方案及其发明构思加以等同替换或改变，都应涵盖在本实用新型的保护范围之内。
权利要求1.一种DVI/HDMI/DP/VGA信号的后级无抖校正装置，其特征在于包括信号采集单元、 核心处理单元I、时钟模拟单元、外存储单元、核心处理单元II和信号输出单元；所述信号采集单元通过数据线同核心处理单元I相连接，信号采集单元将采集到的的DVI/HDMI信号或VGA信号处理后发送到核心处理单元I中，所述时钟模拟单元通过数据线同核心处理单元I相连接，所述核心处理单元I通过数据线同外存储单元相连接；所述核心处理单元I和核心处理单元II通过外部数据线相连接，所述核心处理单元II通过数据线同外存储单元相连接，所述核心处理单元II同信号输出单元相连接，将外部数据线接收到的标准激励时钟CLKPLL、核心处理单元I生成的行信号H2和场信号V2，以及从外存储单元读取的RGB数据发送到信号输出单元中，所述信号输出单元对上述数据处理后输出给外部设备。
2.根据权利要求1所述的一种DVI/HDMI/DP/VGA信号的后级无抖校正装置，其特征在于所述外存储单元分为两个区域，所述核心处理单元I通过数据线分别同外存储单元的两个区域相连接；所述核心处理单元II也通过数据线分别同外存储单元的两个区域相连接。
3.根据权利要求1所述的一种DVI/HDMI/DP/VGA信号的后级无抖校正装置，其特征在于所述信号采集单元可由芯片SIL1161或者TDA19977、TDA19978、AD998x、ADV7441芯片构成；所述时钟模拟单元可由PLL602芯片构成；所述外存储单元由DDRIII，DDRII, SDRAM 或AL460芯片构成；所述核心处理单元I和核心处理单元II的主芯片由cyclonell或者 EasyPath-6FPGA 芯片构成。
4.根据权利要求3所述的一种DVI/HDMI/DP/VGA信号的后级无抖校正装置，其特征在于还包括M⑶通过数据线同构成核心处理单元I和核心处理单元II的FPGA芯片相连接。
专利摘要本实用新型公开了一种DVI/HDMI/DP/VGA信号的后级无抖校正装置，其特征在于信号采集单元通过数据线同核心处理单元I相连接，时钟模拟单元通过数据线同核心处理单元I相连接，核心处理单元I通过数据线同外存储单元相连接；核心处理单元I和核心处理单元II通过外部数据线相连接，核心处理单元II通过数据线同外存储单元相连接，核心处理单元II同信号输出单元相连接，将标准激励时钟CLKPLL、行信号H2和场信号V2，以及从外存储单元读取的RGB数据发送到信号输出单元中，信号输出单元对上述数据处理后输出给外部设备。该系统能消除信号切换产生的黑屏或花屏等不良效果，使其播出更加流畅。
文档编号H04N5/268GK202014319SQ20112002885
公开日2011年10月19日 申请日期2011年1月27日 优先权日2011年1月27日
发明者周春雷, 张坛 申请人:大连科迪视频技术有限公司