专利名称：可分块而扩展的高速流水线移位解扩方法及装置的制作方法
技术领域：
本发明属于数字通信技术领域，特别涉及一种适用于直接序列扩频系统的可任意分块而扩展的高速流水线移位解扩方法及装置。
背景技术：
在直接序列扩频通信系统中，低速信源数据序列在发射端经几百倍，甚至上千倍的扩频处理后，直接转变为高速数据序列。而 在接收端，一改以往通信系统设计的原则，首先需要将接收到的高速数据，进行快速解扩，再进行后续解调处理。即它不遵循通信系统的对称性原理(即在发射端先扩频，再调制。而按对称性原理，应在接收端先解调，再解扩)，先进行解扩，再进行解调处理。从而减少了一个高速数据处理的环节，降低了实现复杂度，且提高了可靠性。其接收端的两个过程可交换的实质是解扩与解调都为乘性计算，可交换次序。因此，高速有效的解扩处理技术，是实现直接序列扩频通信系统有效可靠工作的重要保障。在传统解扩器方案中，广泛采用的解扩方法是逐符号相乘的串行相关法。该方法首先将输入数据保存在移位寄存器中，然后移位寄存器每一位与本地解扩数据内容寄存器对应位相乘，结果存入解扩输出寄存器中，最后将解扩输出寄存器中所有数据累加，其结果即为移位寄存器中的本地解扩数据，是保存在移位寄存器中输入数据与本地解扩数据内容寄存器的内容的解扩结果。但是，在实际应用中，如在较高速的扩频通信系统中，对数据的处理速度要求就非常高。而串行相关法都必需在一周期内完成N次累加(N为相关内容长度，且为整数)，当速度过高或者相关内容长度过长时将无法实现。而且，由于解扩本地序列通常比较长，往往整个解扩算法，不能在资源有限的单块硬件芯片上予以实现。因此，其不能同时达到高速及解扩序列任意长的要求。
发明内容
本发明针对现有直接序列扩频通信接收机存在的因速度过高、相关数据内容过长或硬件资源限制而不灵活时将无法实现以上方法等缺点，提供一种可以避免上述缺点和不足的适用于直接序列扩频系统的方法与装置——可任意分块而扩展的高速流水线移位解扩方法及装置。本发明采取以下技术方案一种基本高速流水线移位解扩方法，其包括以下步骤初始化步骤、输入数据位宽扩展步骤、符号处理步骤、数据相加及保存处理步骤和上述具体步骤的重复执行步骤，该方法的实施过程如下初始化步骤将长为η的本地解扩伪随机序列保存在等长的本地数据单元内，且该序列为二进制序列；将长为η的解扩数据单元内的数据清零，即将其所有的值设为“O” ；其中，数据单元的编号从O开始；η为整数，表示解扩长度；输入数据位宽扩展步骤每次从外部数据输入接口，输入一个待解扩的输入数据，并将其保存到位宽扩展单元，并完成位宽扩展；位宽扩展的方法为原始输入数据作为该更长位宽单元的倒数几位，并将不足的前面几位数据，替换为原输入数据的最高位；取符号处理步骤从本地数据单元按顺序取出每一比特数据，根据“O”或“ I ”，将前一步骤位宽扩展所得的数据，进行符号化处理，分别得到数据本身或其取反的结果；另从本地数据单元中所去数据的编号，作为该步骤所得数据的编号k，k为整数，O ^ k ^ η-i ；数据相加处理步骤将上一步骤所得数据，按数据编号k，分别与解扩数据单元中对应编号k-ι的数据进行相加，并将结果保存在下一序号的解扩数据单元内；因第O个数据没有第“-I”个序号的数据对应，故该数据不需相加，直接得到结果；且对于第η个数据的处理结果，直接输出，而不再保存；最后，依次对所输入的外部数据，反复执行上述步骤，直至处理η次后，编号为η-1的解扩数据单元的数据，即为η个输入数据经η个本地解扩序列解扩后的最后结果，并将其输出。最后，形成相应的流水处理结构，即每输入一个数据，输出结果(即编号为η-i的解扩数据单元中的数据)。即其为原数据，除去首数据外，再添上最后一个新输入数据所得的序列通过长为η的本地数据单元解扩后得到的数据，并依次循环，直至解扩处理结束。另夕卜，将该方法的输出结果，与相应门限对比，而得出解扩序列帧同步的判断标记。以便在完成同步后，一直输出所需的正确时序的解扩数据。其中，帧同步相应的门限，可根据该扩频系统所工作的信噪比，由相应的仿真得到，即需要使该门限可以保证99%以上的同步准确率。本发明还公开了一种基本高速流水线移位解扩装置，其包括以下模块输入数据接口的位宽扩展存储器、任意长为η (η为任意长整数)的本地解扩伪随机序列数据存储器(以下简称本地数据存储器，数据位宽为I)、取符号处理器(用取符号函数Sgn(.)表示)、加法器、溢出判断器、解扩计算结果数据存储器(以下简称解扩数据存储器，数据位宽为j)、输出数据接口；所述的位宽扩展存储器，包含I个i比特数据的输入接口及将该i比特输入数据扩展为j比特的存储单元，且i、j为整数，j ^ i，j为解扩处理中的量化比特位数；数据存储采用量化后的补码表示，i比特位宽的输入数据扩展为j比特位宽的解扩处理位宽的数据，采用最低位用原表示，剩下的j_i位，全部用输入数据的最高位进行填充；位宽扩展存储器用于数据的位宽扩展，增加可表示的范围，减少计算中的溢出；所述的本地数据存储器，包含η个存储I比特数据的存储单元，用于保存本地解扩数据；所述的取符号处理器，用于判断输入数据的符号，等效于多比特位宽的数据与单比特位宽数据的乘法计算；取符号处理器共有η个，且每个处理器包含2个输入数据(分别为I比特和j比特数据)和I个j比特输出数据，并具有以下功能根据输入的I比特数据为“O”或“1”，将另一 j比特数据，进行符号操作，分别得j比特数据本身，或该数据的取反结果，并输出；其中，取反操作为对数据每个比特进行置反，即将数据为“O”的转为“1”，反之转为“0”，并在结果最后一位，加数据“I” ；所述的加法器，用于两个多比特位宽数据的相加对2个输入数据相加，并把累加结果输出；如遇到溢出，则进行饱和处理，即用该长为j的数所能表示的最大值(用于正向、溢出)或最小值(用于负向溢出)，来近似替代相加后的结果；所述的溢出判断器，用于判断加法器计算后，是否出现正向或负向溢出；所述的解扩数据存储器，包含η个存储j比特数据的存储单元，用于保存解扩处理过程中的临时数据；所述的输出数据接口包含I个j比特的数据输出接口 ；所述基本高速流水线移位解扩装置的实施步骤如下首先，在初始化时，将长为η的本地解扩伪随机序列保存在等长的本地数据存储器内；将长为η的解扩数据存储器中的数据清零；η为整数；其次，将外部输入数据保存到位宽扩展器，完成位宽扩展； 再次，从本地数据存储器中，按顺序取出每一比特数据，根据“O”或“ I ”，将位宽扩展所得的数据，进行符号化操作，分别得到数据本身，或数据的取反结果；且从本地数据单元中所去数据的编号，作为该步骤所得数据的编号k，k为整数，O ^ k ^ η-I ；之后，将上一步所得数据，按数据编号k，分别与中对应编号k-Ι的本地数据存储器中的数据进行相加计算，得到累加结果；因第O个数据没有第“-I”个序号的数据对应，故该数据直接输出作为结果；对于第η个数据的处理结果，还需要输出；最后，将以上步骤所得结果，保存于对应编号k的解扩数据存储器；依次输入反复执行上述步骤，直至经η次外部数据输入，并经上述步骤处理后，编号为η-I的解扩数据存储器的数据，即为η个输入数据经η个本地解扩序列解扩后的最后结果，并将其输出。本发明还公开了一种可任意分块而扩展的高速流水线移位解扩方法，其包括以下步骤解扩数据分块处理步骤、比较步骤、解扩数据输出控制步骤，该方法的具体实施过程如下 首先，将多个采用前述的基本高速流水线移位解扩方法串联成相应的级联流水处理结构，即每输入一个数据，输出结果，作为下一级解扩单元的初始数据输入，即作为其输入参数2输入；而外部输入待解扩的数据，分别作为其输入参数I输入，且每隔I个解扩数据处理步骤，输入的外部数据间，需采用间隔序号长为η的输入数据个解扩数据步骤及nXk次解扩数据处理后，获得最终长为nk序列处理后的解扩结果；其次，将nk序列处理后的解扩结果，在比较步骤内与相应门限对比，而得出解扩序列帧同步的判断标记；以便在完成同步后，控制输出所需的正确同步的解扩数据；其中，帧同步相应的判决门限，可根据该扩频系统所工作的信噪比等参数，由软件模拟得到，使该门限能保证99%以上的同步准确率；最后，根据比较步骤所判断的结果，根据是否大于判决门限，而将解扩数据输出，作为最后的输出结果。本发明可任意分块而扩展的高速流水线移位解扩装置，其包括以下模块暂时存储外部数据的外部数据缓存器、解扩数据模块、比较器、解扩数据输出控制器；所述的外部数据缓存器，用于缓存待解扩的外部输入数据；所述的比较器，用于判断输入数据是否大于某个给定值；所述的解扩数据输出控制器，根据外部控制信号，输出所需要数据；所述可任意分块而扩展的高速流水线移位解扩装置的实施步骤如下首先，将多个前述的基本高速流水线移位解扩装置串联成相应的流水处理结构，即每输入一个数据，输出结果，作为下一级解扩单元的初始数据输入，即在“In2”接口输入；而外部输入待解扩的数据，分别在“Ini”接口输入，且每隔I个解扩数据处理快，输入的外部数据间，需要间隔序号长度为η的输入数据；经k个解扩数据模块及nXk次流水结构处理后，可获得长为nk的解扩结果；其次，将其输出结果，在比较器内与相应门限对比，而得出解扩序列帧同步的判断标记；最后，根据比较器输出的控制信号，输出所需的解扩数据。本发明通过上述流水线移位解扩方法或装置实现了适用于直接序列扩频系统的快速解扩目标，同时，该方法或装置可降低系统的实现复杂度，极大地改进了其效率。另外，还可通过级联若干η长的解扩模块(如m个，m为整数)，构成更长的mXn长的解扩处理器，易用现场可编程门列阵(FPGA)等硬件平台实现。
图I为本发明实施例的基本高速流水线移位解扩方法的结构图。图2为本发明实施例的可任意分块而扩展的高速流水线移位解扩方法的结构图。图3为本发明实施例的基本高速流水线移位解扩装置的结构图。图4为本发明实施例的可任意分块而扩展的高速流水线移位解扩装置的结构图。
具体实施例方式下面通过具体实施例并结合附图对本发明作进一步详细的描述。本发明所提供的迭代解调系统和方法可应用在告诉扩频通信系统技术领域。本发明依次经过本地解扩伪随机序列的初始化保存于本地数据单元，外部数据输入，利用本地数据单元数据控制该外部数据输入的正负，按对应序号将修正了符号的外部数据与解扩数据单元的数据累加，并将结果保存于下一序号的解扩数据单元内。在经过所有本地解扩数据长度的外部数据输入和累加等处理后，在最后一个解扩数据单元得到最终的解扩结果。以下选取典型的可分块的高速流水线移位解扩方法和系统详细说明本发明的具体实施方式
。如图I所示，为本发明实施例的基本高速流水线移位解扩方法的结构图。在系统初始化时，将长为η的本地解扩伪随机序列{C
，C[1]，C[2]，C[3]，…，C[n-1]}保存在等长的本地数据单元内，且该序列为二进制序列，η为整数。另将长为η的解扩数据单元{R
,R[l],R[2],R[3],-,R[n-l]}内的数据清零，即将其所有的值设为“O”;其次，每次从外部输入一个待解扩的输入数据，并将其保存到位宽扩展单元，并完成位宽扩展。位宽扩展的方法为，原始数据作为该更长位宽单元的倒数几位，并将前面几位数据，替换为输入数据的最高位；再次，从本地数据单元中，按顺序取出每一比特数据，根据“O”或“ 1”，将位宽扩展所得的数据，进行符号化操作，分别得到数据本身，或数据的取反结果。且从本地数据单元中所取数据的编号，作为该步骤所得数据的编号，如编号k，且k为整数，OSkSn-I ;之后，将上一步骤所得数据，按数据编号(如编号k)，分别与本地数据单元中对应编号k-Ι的 数据R[k-1]进行相加，得到结果。注意，因第O个数据没有第“-I”个序号的数据对应，故该数据不需与任何数累加(或等效为与O累加)，直接得到结果。而对于第η个数据的处理结果，还需要输出；最后，将以上步骤所得结果，保存于对应编号k的解扩数据单元。依次根据所输入的外部数据，反复执行上述步骤，直至经η次外部数据输入，并经上述处理后，编号为η-I的解扩数据单元的数据，即为η个输入数据经η个本地解扩序列解扩后的最后结果，并将其输出。如图2所示，为本发明实施例的可任意分块而扩展的高速流水线移位解扩方法的结构图。在如图I所示的实施例基础上，将多个该实施例，组成一个总的可任意分块而扩展的高速流水线移位解扩方法，该方法包含以下步骤解扩数据分块处理步骤，比较步骤和解扩数据输出控制步骤，具体实施过程如下将图I所示基本高速流水线移位解扩方法实施例布置成相应的流水处理结构，即每输入一个数据，输出结果(即图I所示编号为η-I的解扩单元数据R[n-1])，作为下一级解扩单元的初始数据输入，即在“Ιη2”接口输入。而外部输入待解扩的数据，分别在“Ini”接口输入，且每隔I个解扩数据步骤，输入的外部数据间，需要间隔序号长度为η的输入数据。经k个解扩数据分块及nXk次如图I所示的流水结构处理后，可获得最终长为nk的解扩结果。另外，还需将其输出结果，在比较器内与相应门限对比，而得出解扩序列帧同步的判断标记。以便在完成同步后，控制输出所需的正确同步 的解扩数据。其中，帧同步相应的判决门限，可根据该扩频系统所工作的信噪比等参数，由相应仿真得到，即可通过软件模拟，使该门限能保证99%以上的同步准确率。如图3所示，为本发明实施例的基本高速流水线移位解扩装置的结构图，该装置包括位宽扩展存储器、本地解扩伪随机序列数据存储器(简称本地数据存储器，数据存储位宽为I)、符号处理器(用取符号函数Sgn(.)表示)、加法器，溢出判断器和解扩计算结果数据存储器(简称解扩数据存储器，数据存储位宽为j)，该装置的实施过程如下在系统初始化时，将长为η的本地解扩伪随机序列保存在等长的本地数据存储器{C
,C[l],C[2],C[3],-,C[n-l]}内，且该序列为二进制序列，η为整数。另将长为η的解扩数据存储器{R
，R[l]，R[2]，R[3]，一，R[n_l]}中的数据清零，即将其所有的值设为“O” ;其次，从外部输入一个待解扩的数据，将其保存到位宽扩展器，并完成位宽扩展。位宽扩展的方法为，原始数据作为该更长位宽单元的倒数几位，并将前面几位数据，替换为输入数据的最高位；再次，从本地数据存储器中，按顺序取出每一比特数据，根据“O”或“1”，将位宽扩展所得的数据，进行符号化操作，分别得到数据本身，或数据的取反结果。且从本地数据单元中所去数据的编号，作为该步骤所得数据的编号，如编号k，且k为整数，O ^ k ^ η-I ;之后，将上一步所得数据，按数据编号(如编号k)，分别与中对应编号k-Ι的本地数据存储器R[k-1]中的数据进行相加计算，得到累加结果。因第O个数据没有第“-I”个序号的数据对应，故该数据不需相加，直接作为结果。而对于第η个数据的处理结果，还需要输出；最后，将以上步骤所得结果，保存于对应编号k的解扩数据存储器。依次输入反复执行上述步骤，直至经η次外部数据输入，并经上述处理后，编号为η-I的解扩数据存储器的数据，即为η个输入数据经η个本地解扩序列解扩后的最后结果，并将其输出。如图4所示，为本发明实施例的可任意分块而扩展的高速流水线移位解扩装置的结构图，该装置包括暂时存储外部数据的外部数据缓存器、解扩数据处理模块、比较器和解扩数据输出控制器，其在如图3所示的实施例基础上，将多个该实施例，组成一个总的可任意分块而扩展的高速流水线移位解扩装置，该装置的实施过程如下将图3所示基本高速流水线移位解扩装置布置成相应的流水处理结构，即每输入一个数据，输出结果(即图3所示编号为η-1的解扩存储器R[n-1]的数据)，作为下一级解扩单元的初始数据输入，即在“In2”接口输入。而外部输入待解扩的数据，分别在“Ini”接口输入，且每隔I个解扩数据处理快，输入的外部数据间，需要间隔序号长度为η的输入数据。经k个解扩数据模块及nXk次图3所示流水结构处理后，可获得最终长为nk的解扩结果。另外，还需将其输出结果，在比较器内与相应门限对比，而得出解扩序列帧同步的判断标记。以便在完成同步后，控制输出所需的正确同步的解扩数据。其中，帧同步相应的判决门限，可根据该扩频系统所工作的信噪比等参数，由相应仿真得到， 即可通过软件模拟，使该门限能保证99%以上的同步准确率。本发明系统以流水线的方式实现，适用于任意位解扩序列的解扩处理，且可根据实际硬件资源，对所需解扩数据长度进行灵活分块，且分块结构一致，方便采用通用模块实现。本发明提高了直接序列扩频系统中解扩端的处理效率通过任意位高速移位流水线解扩器，除了可降低系统的实现成本、提高实时性、改进处理速度外，还可实现串行级联分块，方便硬件灵活实现。上述对本发明几个优选实施例作了详细描述，对本领域的普通技术人员而言，在不脱离本发明的原理和精神的情况下，可以对这些实施例进行多种变化、修改、替换和变形，而这些改变也落入本发明的保护范围。
权利要求
1.ー种基本高速流水线移位解扩方法，其特征在于包括以下步骤 初始化步骤将长为η的本地解扩伪随机序列保存在等长的本地数据单元内，且该序列为ニ进制序列；将长为η的解扩数据単元内的数据清零；其中，数据单元的编号从O开始；η为整数，表示解扩长度； 输入数据位宽扩展步骤每次从外部数据输入接ロ，输入ー个待解扩的输入数据，并将其保存到位宽扩展単元，并完成位宽扩展； 取符号处理步骤从本地数据单元按顺序取出每ー比特数据，根据“O”或“ I ”,将前ー步骤位宽扩展所得的数据，进行符号化处理，分别得到数据本身或其取反的結果；另从本地数据单元中所去数据的编号，作为该步骤所得数据的编号k，k为整数，O ^ k ^ η-i ； 数据相加处理步骤将上ー步骤所得数据，按数据编号k，分别与解扩数据単元中对应编号k-Ι的数据进行相加，并将结果保存在下一序号的解扩数据単元内；第O个直接得到结果；且对于第η个数据的处理结果，直接输出； 最后，依次对所输入的外部数据，反复执行上述步骤，直至处理η次后，编号为η-i的解扩数据単元的数据，即为η个输入数据经η个本地解扩序列解扩后的最后結果，并将其输出。
2.如权利要求I所述的基本高速流水线移位解扩方法，其特征在于在输入数据位宽扩展步骤中，位宽扩展的方法为原始输入数据作为该更长位宽单元的倒数几位，并将不足的前面几位数据，替换为原输入数据的最高位。
3.—种基本高速流水线移位解扩装置，其特征在于包括以下模块输入数据接ロ的位宽扩展存储器、任意长为η的本地解扩伪随机序列数据存储器即本地数据存储器、取符号处理器、加法器、溢出判断器、解扩计算结果数据存储器即解扩数据存储器、输出数据接ロ ；本地数据存储器的数据位宽为I，解扩数据存储器的数据位宽为j ； 所述的位宽扩展存储器，包含I个i比特数据的输入接ロ及将该i比特输入数据扩展为j比特的存储单元，i、j为整数，j ^ i，j为解扩处理中的量化比特位数；数据存储采用量化后的补码表示，i比特位宽的输入数据扩展为j比特位宽的解扩处理位宽的数据，采用最低位用原表示，剩下的j_i位，全部用输入数据的最高位进行填充；位宽扩展存储器用于数据的位宽扩展，増加可表示的范围，減少计算中的溢出； 所述的本地数据存储器，包含η个存储I比特数据的存储单元，用于保存本地解扩数据； 所述的取符号处理器，用于判断输入数据的符号，等效于多比特位宽的数据与单比特位宽数据的乘法计算；取符号处理器共有η个，且每个处理器包含2个输入数据即分别为I比特和j比特数据、I个j比特输出数据，并具有以下功能根据输入的I比特数据为“O”或“ 1”，将另ー j比特数据，进行符号操作，分别得j比特数据本身，或该数据的取反结果，并输出；其中，取反操作为对数据每个比特进行置反，即将数据为“O”的转为“1”，反之转为“O”，并在结果最后一位，加数据“I” ； 所述的加法器，用于两个多比特位宽数据的相加对2个输入数据相加，并把累加结果输出； 所述的溢出判断器，用于判断加法器计算后，是否出现正向或负向溢出； 所述的解扩数据存储器，包含η个存储j比特数据的存储单元，用于保存解扩处理过程中的临时数据； 所述的输出数据接ロ包含I个j比特的数据输出接ロ ； 所述基本高速流水线移位解扩装置的实施步骤如下 首先，在初始化时，将长为η的本地解扩伪随机序列保存在等长的本地数据存储器内；将长为η的解扩数据存储器中的数据清零；η为整数； 其次，将外部输入数据保存到位宽扩展器，完成位宽扩展； 再次，从本地数据存储器中，按顺序取出每ー比特数据，根据“O”或“ I ”,将位宽扩展所得的数据，进行符号化操作，分别得到数据本身，或数据的取反结果；且从本地数据单元中所去数据的编号，作为该步骤所得数据的编号k，k为整数，O ^ k ^ η-I ； 之后，将上一歩所得数据，按数据编号k，分别与中对应编号k-Ι的本地数据存储器中的数据进行相加计算，得到累加结果；第O个数据直接输出作为结果；对于第η个数据的处理结果，还需要输出； 最后，将以上步骤所得结果，保存于对应编号k的解扩数据存储器；依次输入反复执行上述步骤，直至经η次外部数据输入，并经上述步骤处理后，编号为η-I的解扩数据存储器的数据，即为η个输入数据经η个本地解扩序列解扩后的最后結果，并将其输出。
4.如权利要求3所述的基本高速流水线移位解扩装置，其特征在于所述的加法器，若遇到溢出，则进行饱和处理，即用该长为j的数所能表示的最大值或最小值，来近似替代相加后的结果；所述的最大值用于正向溢出，最小值用于负向溢出。
5.ー种可分块而扩展的高速流水线移位解扩方法，其特征在于包括以下步骤 首先，将多个采用如权利要求I所述的基本高速流水线移位解扩方法串联成相应的级联流水处理结构，即每输入一个数据，输出结果，作为下ー级解扩単元的初始数据输入，即作为其输入參数2输入；而外部输入待解扩的数据，分别作为其输入參数I输入，且每隔I个解扩数据处理步骤，输入的外部数据间，需采用间隔序号长为η的输入数据；经1^个解扩数据步骤及nXk次解扩数据处理后，获得最终长为nk序列处理后的解扩结果； 其次，将nk序列处理后的解扩结果，在比较步骤内与相应门限对比，而得出解扩序列帧同步的判断标记；以便在完成同步后，控制输出所需的正确同步的解扩数据； 最后，根据比较步骤所判断的结果，根据是否大于判决门限，而将解扩数据输出，作为最后的输出结果。
6.ー种可分块而扩展的高速流水线移位解扩装置，其特征在于包括以下模块暂时存储外部数据的外部数据缓存器、解扩数据模块、比较器、解扩数据输出控制器； 所述的外部数据缓存器，用于缓存待解扩的外部输入数据； 所述的比较器，用于判断输入数据是否大于某个给定值； 所述的解扩数据输出控制器，根据外部控制信号，输出所需要数据； 所述可分块而扩展的高速流水线移位解扩装置的实施步骤如下 首先，将多个如权利要求2所述的基本高速流水线移位解扩装置串联成相应的流水处理结构，即每输入一个数据，输出结果，作为下ー级解扩単元的初始数据输入，即在“In2”接ロ输入；而外部输入待解扩的数据，分别在“ Ini”接ロ输入，且每隔I个解扩数据处理快，输入的外部数据间，需要间隔序号长度为η的输入数据；经k个解扩数据模块及nXk次流水结构处理后，可获得长为nk的解扩结果；其次，将其输出结果，在比较器内与相应门限对比，而得出解扩序列帧同步的判断标记； 最后，根据比较器输出的控制信号，输出所需的解扩数据。
全文摘要
本发明公开了高速流水线移位解扩方法及装置。本发明方法将长为n的本地解扩伪随机序列保存在等长的本地数据单元；将长为n的解扩数据单元内的数据清零；每次从外部数据输入接口，输入一个待解扩的数据；从本地数据单元按顺序取出每一比特数据，根据0或1，将位宽扩展所得的数据，进行符号化处理，分别得到数据本身或其取反的结果；从本地数据单元中所去数据的编号k；将上一步所得数据，按编号k，分别与解扩数据单元中k-1的数据进行相加，结果保存在下一序号的解扩数据单元内；第0个直接得到结果；对第n个数据的处理结果，直接输出；依次对所输入的外部数据，反复执行上述步骤，直至处理n次后，编号为n-1的解扩数据单元的数据，将其输出。
文档编号H04B1/707GK102710280SQ20121016343
公开日2012年10月3日 申请日期2012年5月21日 优先权日2012年5月21日
发明者包建荣, 姜斌, 许晓荣 申请人:杭州电子科技大学