专利名称：基于fpga的可实现干扰抵消与基站锁定的系统及方法
技术领域：
本发明涉及一种实现基站锁定的系统及方法，特别是基于FPGA的可实现干扰抵消与基站锁定的系统及方法。
背景技术：
在数字无线直放站中，由于不能对接收信号进行筛选而同时放大所有接收信号，会导致可能出现导频污染，因此在通讯过程中，需要采用基站锁定技术进行基站锁定。现有的方案主要是将上下行信号分开不同模块平台处理，且对应CDMA2000、WCDMA、TD-SCDMA等 不同制式系统的直放站，需要开发不同的基站锁定系统，生成成本高。
发明内容
为了解决上述的技术问题，本发明提供了一种低成本的、可兼容多种系统制式的直放站的基于FPGA的可实现干扰抵消与基站锁定的系统。本发明还提供了一种低成本的、可兼容多种系统制式的直放站的基于FPGA的可实现干扰抵消与基站锁定的方法。本发明解决其技术问题所采用的技术方案是基于FPGA的可实现干扰抵消与基站锁定的系统，包括第一低噪声放大器、第二低噪声放大器、用于协同实现干扰抵消及基站锁定的第一 FPGA及第二 FPGA，所述第一低噪声放大器的输入端接下行输入信号，所述第一低噪声放大器的输出端依次连接有第一滤波器、第一下变频器及模数转换器；所述第二低噪声放大器的输入端接上行输入信号，所述第二低噪声放大器的输出端依次连接有第二滤波器及第二下变频器，所述第二下变频器的输出端与模数转换器连接;所述模数转换器的第一输出端与第二输出端均通过第一 FPGA与第二 FPGA连接，所述第二 FPGA的输出端分别连接有第一数模转换器、第二数模转换器及串行数模转换器；所述第一数模转换器的输出端依次连接有第一 IQ调制器、第三滤波器及第一功放器，所述第二数模转换器的输出端依次连接有第二 IQ调制器、第四滤波器及第二功放器，所述串行数模转换器的输出端连接有压控晶振。进一步，还包括第一锁相环及第二锁相环，所述第一锁相环的输出端分别与第一下变频器及第一 IQ调制器连接，所述第二锁相环的输出端分别与第二下变频器及第二 IQ调制器连接。进一步，还包括CPU，所述CPU的输出端分别与模数转换器、第一 FPGA、第二 FPGA、第一数模转换器及第二数模转换器连接。进一步，所述第一低噪声放大器的输出端与第一滤波器的输入端之间连接有第一自动增益控制电路，所述第二低噪声放大器的输出端与第二滤波器的输入端之间连接有第二自动增益控制电路，所述第三滤波器的输出端与第一功放器的输入端之间连接有第三自动增益控制电路，所述第四滤波器的输出端与第二功放器的输入端之间连接有第四自动增益控制电路。进一步，所述CPU的输出端还分别与第一自动增益控制电路、第二自动增益控制电路、第三自动增益控制电路及第四自动增益控制电路连接。本发明解决其技术问题所采用的另一技术方案是基于FPGA的可实现干扰抵消与基站锁定的方法，包括上行信号处理流程S11、接收上行输入信号后对其依次进行低噪声放大、滤波、下变频及模数转换处理，得到上行数字输入信号；S12、对上行数字输入信号依次进行数字下变频、干扰抵消及自动电平控制处理后，再进行数字上变频，得到上行中频信号；
S13、对上行中频信号依次进行数模转换及IQ调制处理后，得到正交的上行模拟
信号;S14、将上行模拟信号依次进行滤波及功率放大处理后发送出去；以及下行信号处理流程S21、接收下行输入信号后对其依次进行低噪声放大、滤波、下变频及模数转换处理，得到下行数字输入信号；S22、对下行数字输入信号依次进行数字下变频、干扰抵消及自动电平控制处理后，再依次进行基站锁定处理及数字上变频，得到下行中频信号；S23、对下行中频信号依次进行数模转换及IQ调制处理后，得到正交的下行模拟
信号;S24、将下行模拟信号依次进行滤波及功率放大处理后发送出去；进一步，所述步骤Sll,其具体为接收上行输入信号后对其依次进行低噪声放大、自动增益控制、滤波、下变频及模数转换处理，得到上行数字输入信号；所述步骤S14，其具体为将上行模拟信号依次进行滤波、自动增益控制及功率放大处理后发送出去。进一步，所述步骤S21，其具体为接收下行输入信号后对其依次进行低噪声放大、自动增益控制、滤波、下变频及模数转换处理，得到下行数字输入信号；所述步骤S24，其具体为将下行模拟信号依次进行滤波、自动增益控制及功率放大处理后发送出去。进一步，所述步骤S22中所述基站锁定处理，包括频偏校正过程、小区同步过程及导频抵消流过程；所述频偏校正过程包括S221、进行频偏估计，计算出频偏量，并将频偏量发送到串行DAC ；S222、串行DAC将该频偏量转化为电压调整值，并将该电压调整值发送到压控晶振；S223、压控晶振接收所述电压调整值并根据该电压调整值进行频率调整，完成频偏校正。
进一步，所述步骤S221中所述频偏估计，采用以下公式/ = ^arg {4
k其中，f为频偏估计值，k为移位寄存器长度，Z为相关值。本发明的有益效果是本发明的基于FPGA的可实现干扰抵消与基站锁定的系统，可实现干扰抵消与基站锁定功能，同时可解决因基站选址而导致的导频污染问题，同时本系统可兼容处理上行信号及下行信号，实现方式简单，减低了生产成本，而且只要改变本系统中的滤波器，即可兼容多种系统制式。本发明的另一有益效果是本发明的基于FPGA的可实现干扰抵消与基站锁定的方法，可实现干扰抵消与基站锁定，同时可解决因基站选址而导致的导频污染问题，同时本方法可同时处理上行信号及下行信号，实现方式简单，减低了生产成本，而且只要在实施过 程中改变滤波器，即可兼容多种系统制式。
下面结合附图和实施例对本发明作进一步说明。图I是本发明的基于FPGA的可实现干扰抵消与基站锁定的系统的结构框图；图2是本发明基于FPGA的可实现干扰抵消与基站锁定的系统的的实施例的结构框图；图3是本发明的基于FPGA的可实现干扰抵消与基站锁定的方法进行频偏估算过程中使用的分层相关器结构；图4是本发明的基于FPGA的可实现干扰抵消与基站锁定的方法进行频偏校正过程中采用非连续组合方案计算时隙头的方法示意图；图5是频偏校正过程中在两个连续的部分相关值间的相位变化示意图；图6是频偏校正过程中采用时隙内查分组合方案计算时隙头的方法示意图；图7是频偏校正过程中进行频偏细调的方法示意图。
具体实施例方式为了便于下文的描述，首先给出以下名词解释ADC (Analog-to-Digital Converter):模数转换器；DAC (Digital-to-Analog Converter):数模转换器；DDC (Digital down converter):数字下变频器；DUC (Digital Up Converter):数字上变频器；LNA (Low-Noise Amplifier):低噪声放大器；PA (Power Amplifier):功率放大器；AGC (Automatic Gain Control):自动增益控制；FPGA (Field Programmable Gate Array):现场可编程门阵列；ICS (Interference Cancellation System):干扰抵消系统；IQ (IN phase Orthogonal):同相正交；CPU (Central Processing Unit):中央处理器；ARM7 :英国ARM公司设计的主流嵌入式处理器，内核是0. 9MIPS/MHz的三级流水线和冯 诺伊曼结构。在附图中，为了让图片更为简洁，对低噪声放大器、自动增益控制电路、数模转换器及功率放大器，分别采用相应的简称LNA、AGC电路、DAC及PA表示。参照图1，本发明提供了一种基于FPGA的可实现干扰抵消与基站锁定的系统，包括第一低噪声放大器、第二低噪声放大器、用于协同实现干扰抵消及基站锁定的第一FPGA及第二 FPGA,所述第一低噪声放大器的输入端接下行输入信号,所述第一低噪声放大器的输出端依次连接有第一滤波器、第一下变频器及模数转换器；所述第二低噪声放大器的输入端接上行输入信号，所述第二低噪声放大器的输出端依次连接有第二滤波器及第二下变频器，所述第二下变频器的输出端与模数转换器连接;所述模数转换器的第一输出端与第二输出端均通过第一 FPGA与第二 FPGA连接，所述第二 FPGA的输出端分别连接有第一数模转换器、第二数模转换器及串行数模转换器；所述第一数模转换器的输出端依次连接有第一 IQ调制器、第三滤波器及第一功放器，所述第二数模转换器的输出端依次连接有第二 IQ调制器、第四滤波器及第二功放器，所述串行数模转换器的输出端连接有压控晶振。这里使用了两个FPGA协同处理，完成干扰抵消及基站锁定等处理，两个FPGA之间存在81条数据线，在协同处理过程中通过此81条数据线进行处理数据的相互传递，进而实现FPGA资源的分配。图I中，DL_in指下行输入信号，UL_in指上行输入信号，DL_out指下行输出信号，UL_out指上行输出信号。进一步作为优选的实施方式，参照图2，还包括第一锁相环及第二锁相环，所述第一锁相环的输出端分别与第一下变频器及第一 IQ调制器连接，所述第二锁相环的输出端分别与第二下变频器及第二 IQ调制器连接。进一步作为优选的实施方式，还包括CPU，所述CPU的输出端分别与模数转换器、第一 FPGA、第二 FPGA、第一数模转换器及第二数模转换器连接。进一步作为优选的实施方式，所述第一低噪声放大器的输出端与第一滤波器的输入端之间连接有第一自动增益控制电路，所述第二低噪声放大器的输出端与第二滤波器的输入端之间连接有第二自动增益控制电路，所述第三滤波器的输出端与第一功放器的输入端之间连接有第三自动增益控制电路，所述第四滤波器的输出端与第二功放器的输入端之间连接有第四自动增益控制电路。进一步作为优选的实施方式，所述CPU的输出端还分别与第一自动增益控制电路、第二自动增益控制电路、第三自动增益控制电路及第四自动增益控制电路连接。优选的，所述CPU采用ARM7处理器。本发明还提供了一种基于FPGA的可实现干扰抵消与基站锁定的方法，包括上行信号处理流程S11、接收上行输入信号后对其依次进行低噪声放大、滤波、下变频及模数转换处理，得到上行数字输入信号；S12、对上行数字输入信号依次进行数字下变频、干扰抵消及自动电平控制处理后，再进行数字上变频，得到上行中频信号；
S13、对上行中频信号依次进行数模转换及IQ调制处理后，得到正交的上行模拟
信号;S14、将上行模拟信号依次进行滤波及功率放大处理后发送出去；以及下行信号处理流程S21、接收下行输入信号后对其依次进行低噪声放大、滤波、下变频及模数转换处理，得到下行数字输入信号；S22、对下行数字输入信号依次进行数字下变频、干扰抵消及自动电平控制处理后，再依次进行基站锁定处理及数字上变频，得到下行中频信号；S23、对下行中频信号依次进行数模转换及IQ调制处理后，得到正交的下行模拟
信号;S24、将下行模拟信号依次进行滤波及功率放大处理后发送出去；进一步作为优选的实施方式，所述步骤S11，其具体为接收上行输入信号后对其依次进行低噪声放大、自动增益控制、滤波、下变频及模数转换处理，得到上行数字输入信号；所述步骤S14，其具体为将上行模拟信号依次进行滤波、自动增益控制及功率放大处理后发送出去。进一步作为优选的实施方式，所述步骤S21，其具体为接收下行输入信号后对其依次进行低噪声放大、自动增益控制、滤波、下变频及模数转换处理，得到下行数字输入信号；所述步骤S24，其具体为将下行模拟信号依次进行滤波、自动增益控制及功率放大处理后发送出去。进一步作为优选的实施方式，所述步骤S22中所述基站锁定处理，包括频偏校正过程、小区同步过程及导频抵消流过程；所述频偏校正过程包括S221、进行频偏估计，计算出频偏量，并将频偏量发送到串行DAC ；S222、串行DAC将该频偏量转化为电压调整值，并将该电压调整值发送到压控晶振；S223、压控晶振接收所述电压调整值并根据该电压调整值进行频率调整，完成频偏校正。进一步作为优选的实施方式，所述步骤S221中所述频偏估计，采用以下公式f = jsxg{z)
k其中，f为频偏估计值，k为移位寄存器长度，Z为相关值。系统频偏的大小不仅仅影响到了小区同步的稳定，同时也影响着导频抵消的实现。本系统采用的压控晶振为带压控引脚的晶振，当有电压值作用于压控引脚时，晶振将根据该电压值改变系统频率，即进行频率调整,从而完成频偏校正。频偏校正是利用接收信号，这里指下行输入信号，与本地主同步码和本地扰码的相关性，提取出频偏的信息，从而改变系统晶振的频率，减少频偏。针对不同系统制式的信号，如WCDMA、CDMA200以及GSM信号等，频偏估计方法也稍有差异，这里提供WCDMA信号的频偏估计方法
首先，进行频率粗调，使用与主同步码的相关运算，假设接收信号为r[i]，采样时亥IJ为t=iT。，Tc为WCDMA的码片长度，r[i]可以表示为r[i] = ^P[i]/2a[i]ej0]i]Cpsch[i -々]十 </]其中，P[i]是主同步码的功率，a [i]是由于信道衰落产生的增益变化，0 [i]是由于信道和压控晶振之间的频率差而产生的相位畸变，Cpsch[i]为减小匹配滤波器复杂度而设计的主同步码，kT。是由于信道和接收滤波器产生的延时，n[i]包括小区内干扰，小区间干扰和终端噪声。主同步码只在一帧10个时隙中的第一个时隙中传输，P[i]可以以2560为周期，其表达式为
权利要求
1.基于FPGA的可实现干扰抵消与基站锁定的系统，其特征在于，包括第一低噪声放大器、第二低噪声放大器、用于协同实现干扰抵消及基站锁定的第一 FPGA及第二 FPGA，所述第一低噪声放大器的输出端依次连接有第一滤波器、第一下变频器及模数转换器；所述第二低噪声放大器的输出端依次连接有第二滤波器及第二下变频器，所述第二下变频器的输出端与模数转换器连接；所述模数转换器的第一输出端与第二输出端均通过第一 FPGA与第二 FPGA连接，所述第二 FPGA的输出端分别连接有第一数模转换器、第二数模转换器及串行数模转换器；所述第一数模转换器的输出端依次连接有第一 IQ调制器、第三滤波器及第一功放器， 所述第二数模转换器的输出端依次连接有第二 IQ调制器、第四滤波器及第二功放器，所述串行数模转换器的输出端连接有压控晶振。
2.根据权利要求I所述的基于FPGA的可实现干扰抵消与基站锁定的系统，其特征在于还包括第一锁相环及第二锁相环，所述第一锁相环的输出端分别与第一下变频器及第一IQ调制器连接，所述第二锁相环的输出端分别与第二下变频器及第二 IQ调制器连接。
3.根据权利要求2所述的基于FPGA的可实现干扰抵消与基站锁定的系统，其特征在于还包括CPU，所述CPU的输出端分别与模数转换器、第一 FPGA、第二 FPGA、第一数模转换器及第二数模转换器连接。
4.根据权利要求3所述的基于FPGA的可实现干扰抵消与基站锁定的系统，其特征在于所述第一低噪声放大器的输出端与第一滤波器的输入端之间连接有第一自动增益控制电路，所述第二低噪声放大器的输出端与第二滤波器的输入端之间连接有第二自动增益控制电路，所述第三滤波器的输出端与第一功放器的输入端之间连接有第三自动增益控制电路，所述第四滤波器的输出端与第二功放器的输入端之间连接有第四自动增益控制电路。
5.根据权利要求4所述的基于FPGA的可实现干扰抵消与基站锁定的系统，其特征在于所述CPU的输出端还分别与第一自动增益控制电路、第二自动增益控制电路、第三自动增益控制电路及第四自动增益控制电路连接。
6.基于FPGA的可实现干扰抵消与基站锁定的方法，其特征在于，包括上行信号处理流程·511、接收上行输入信号后对其依次进行低噪声放大、滤波、下变频及模数转换处理，得到上行数字输入信号；·512、对上行数字输入信号依次进行数字下变频、干扰抵消及自动电平控制处理后，再进行数字上变频，得到上行中频信号；·513、对上行中频信号依次进行数模转换及IQ调制处理后，得到正交的上行模拟信号；·514、将上行模拟信号依次进行滤波及功率放大处理后发送出去；以及下行信号处理流程·521、接收下行输入信号后对其依次进行低噪声放大、滤波、下变频及模数转换处理，得到下行数字输入信号；·522、对下行数字输入信号依次进行数字下变频、干扰抵消及自动电平控制处理后，再依次进行基站锁定处理及数字上变频，得到下行中频信号；·523、对下行中频信号依次进行数模转换及IQ调制处理后，得到正交的下行模拟信号；·524、将下行模拟信号依次进行滤波及功率放大处理后发送出去。
7.根据权利要求6所述的基于FPGA的可实现干扰抵消与基站锁定的方法，其特征在于所述步骤Sll，其具体为接收上行输入信号后对其依次进行低噪声放大、自动增益控制、滤波、下变频及模数转换处理，得到上行数字输入信号；所述步骤S14，其具体为将上行模拟信号依次进行滤波、自动增益控制及功率放大处理后发送出去。
8.根据权利要求6所述的基于FPGA的可实现干扰抵消与基站锁定的方法，其特征在于所述步骤S21，其具体为接收下行输入信号后对其依次进行低噪声放大、自动增益控制、滤波、下变频及模数转换处理，得到下行数字输入信号；所述步骤S24，其具体为将下行模拟信号依次进行滤波、自动增益控制及功率放大处理后发送出去。
9.根据权利要求6所述的基于FPGA的可实现干扰抵消与基站锁定的方法，其特征在于，所述步骤S22中所述基站锁定处理，包括频偏校正过程、小区同步过程及导频抵消流过程;所述频偏校正过程包括5221、进行频偏估计，计算出频偏量，并将频偏量发送到串行DAC;5222、串行DAC将该频偏量转化为电压调整值，并将该电压调整值发送到压控晶振；5223、压控晶振接收所述电压调整值并根据该电压调整值进行频率调整，完成频偏校正。
10.根据权利要求9所述的基于FPGA的可实现干扰抵消与基站锁定的方法，其特征在于，所述步骤S221中所述频偏估计，采用以下公式I/ = Jar^frS k其中，f为频偏估计值，k为移位寄存器长度，Z为相关值。
全文摘要
本发明公开了基于FPGA的可实现干扰抵消与基站锁定的系统及方法，该系统第一低噪声放大器的输出端依次连接有第一滤波器、第一下变频器及模数转换器；第二低噪声放大器的输出端依次连接有第二滤波器及第二下变频器，第二下变频器的输出端与模数转换器连接；模数转换器的第一输出端与第二输出端均通过第一FPGA与第二FPGA连接，第二FPGA的输出端分别连接有第一DAC、第二DAC及串行数模转换器；第一DAC的输出端依次连接有第一IQ调制器、第三滤波器及第一功放器，第二DAC的输出端依次连接有第二IQ调制器、第四滤波器及第二功放器，串行数模转换器的输出端连接有压控晶振。本发明实现方式简单、成本低、可兼容多种系统制式，可广泛应用于通信行业中。
文档编号H04W88/10GK102984105SQ20121046005
公开日2013年3月20日 申请日期2012年11月15日 优先权日2012年11月15日
发明者郝禄国, 杨建坡, 曾文彬, 余嘉池, 郑喜平 申请人:奥维通信股份有限公司