信号捕获方法、装置及带有该装置的设备的制作方法
【专利摘要】本发明涉及一种信号捕获方法、装置及带有该装置的设备。其中，信号捕获方法包括：将基带信号预处理成第一数字信号和第二数字信号；生成伪码序列，将第一数字信号和第二数字信号循环存储，对伪码序列和第一数字信号/第二数字信号进行并行相关运算并输出第一组相关值/第二组相关值；将第一、第二组相关值变换后得到的频谱值进行峰值检测，得到某一码相位对应频谱值的功率最大值及其对应的频率；判断在A个运算周期内，同一码相位中功率最大值与功率次大值的比值大于门限值R的次数是否大于B次，如果是，则捕获信号成功。采用本发明的信号捕获方法、装置及带有该装置的设备，可以实现信号的快速捕获，且所需硬件资源较少。
【专利说明】信号捕获方法、装置及带有该装置的设备
【技术领域】
[0001]本发明涉及一种通信技术，特别是一种信号捕获方法、装置及带有该装置的设备。
[0002]
【背景技术】
[0003]目前伪码捕获的方法有多种，如滑动相关法、序贯检测法和匹配滤波法。滑动相关法的优点是实现简单，所耗费的FPGA资源较少；缺点是当本地伪码与接收码相位差较大时需要经历很长的捕获时间，实现快速捕获比较困难。序贯检测算法适用于高信噪比的情况，而且在频偏较大时无法适应，故不采用。匹配滤波法的显著优点是速度快，捕获时间短，容易实现快速捕获；缺点是当伪码是长码时，设计所耗费的FPGA资源较大。
【发明内容】
[0004]在下文中给出关于本发明的简要概述，以便提供关于本发明的某些方面的基本理解。应当理解，这个概述并不是关于本发明的穷举性概述。它并不是意图确定本发明的关键或重要部分，也不是意图限定本发明的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。
[0005]本发明的一个主要目的在于提供一种信号捕获方法、装置及带有该装置的设备，可以用在GNSS (Global Navigation Satellite System)中，并实现信号的快速捕获,且所需硬件资源较少。
[0006]根据本发明的一个方面，一种信号捕获方法，包括:
[0007]步骤一:将基带信号预处理成两个零频附近的相位差为90°的第一数字信号和第二数字信号；
[0008]步骤二:生成伪码序列，将第一数字信号和第二数字信号循环存储，对所述伪码序列和所述第一数字信号进行并行相关运算并输出第一组相关值，对所述伪码序列和所述第二数字信号进行并行相关运算并输出第二组相关值；
[0009]步骤三:将所述第一组相关值和第二组相关值进行快速傅里叶变换后得到频谱值；
[0010]步骤四:对所述频谱值进行峰值检测，得到某一码相位的对应频谱最大值及其码相位，对一个周期各个码相位对应的频谱最大值进行比较，获取一个周期内所述频谱值的功率最大值Pmax及其对应的频率fre、相位Paddr，以及所述频谱值中与所述功率最大值Pmax对应的相位Paddr不相邻的功率次大值Pmax_n ；
[0011]步骤五:判断在A个运算周期内，Pmax/Pmax_n大于门限值R的次数是否大于B次，如果是，则在Paddr相位和fre频率上捕获信号成功；所述A、B为预设的正整数，R为预设的实数。
[0012]根据本发明的第二方面，一种信号捕获装置，包括:
[0013]预处理单元，用于将基带信号预处理成两个零频附近的相位差为90°的第一数字信号和第二数字信号；[0014]并行相关单元，用于生成伪码序列，将第一数字信号和第二数字信号循环存储，对所述伪码序列和所述第一数字信号进行并行相关运算并输出第一组相关值，对所述伪码序列和所述第二数字信号进行并行相关运算并输出第二组相关值；
[0015]以及，
[0016]判决单元，用于将所述第一组相关值和第二组相关值进行快速傅里叶变换后得到频谱值；并对所述频谱值进行峰值检测，得到某一码相位的对应频谱最大值及其码相位，对一个周期各个码相位对应的频谱最大值进行比较，获取一个周期内所述频谱值的功率最大值Pmax及其对应的频率fre、相位Paddr,以及所述频谱值中与所述功率最大值Pmax对应的相位Paddr不相邻的功率次大值Pmax_n ；
[0017]所述判决单元还判断在A个运算周期内，Pmax/Pmax_n大于门限值R的次数是否大于B次，如果是，则在Paddr相位和fre频率上捕获信号成功；所述A、B为预设的正整数，R为预设的实数。
[0018]根据本发明的第三方面，一种信号捕获设备，包括信号捕获装置。
[0019]采用本发明的信号捕获方法、装置及带有该装置的设备，可以实现信号的快速捕获，且所需硬件资源较少。
【专利附图】
【附图说明】
[0020]参照下面结合附图对本发明实施例的说明，会更加容易地理解本发明的以上和其它目的、特点和优点。附图中的部件只是为了示出本发明的原理。在附图中，相同的或类似的技术特征或部件将采用相同或类似的附图标记来表示。
[0021]图1为本发明的信号捕获方法的一种实施方式的流程图；
[0022]图2为本发明的信号捕获装置的一种实施方式的结构图；
[0023]图3为本发明的预处理单元的一种实施方式的结构图；
[0024]图4为本发明的并行相关单元的一种实施方式的结构图；
[0025]图5为双口 RAM的一种实施方式的输入输出接口图；
[0026]图6为本发明的判决单元的一种实施方式的结构图；
[0027]图7为本发明的判决单元的另一种实施方式的结构图。
【具体实施方式】
[0028]下面参照附图来说明本发明的实施例。在本发明的一个附图或一种实施方式中描述的元素和特征可以与一个或更多个其它附图或实施方式中示出的元素和特征相结合。应当注意，为了清楚的目的，附图和说明书中省略了与本发明无关的、本领域普通技术人员已知的部件和处理的表示和描述。
[0029]参见图1所示，为本发明的信号捕获方法的一种实施方式的流程图。
[0030]在该实施方式中，信号捕获方法包括:
[0031]SlO:将基带信号预处理成两个零频附近的相位差为90°的第一数字信号和第二
数字信号；
[0032]S20:生成伪码序列，将第一数字信号和第二数字信号循环存储，对伪码序列和第一数字信号进行并行相关运算并输出第一组相关值，对伪码序列和第二数字信号进行并行相关运算并输出第二组相关值；
[0033]S30:将第一组相关值和第二组相关值进行快速傅里叶变换后得到频谱值；
[0034]S40:对频谱值进行峰值检测，得到频谱值的功率最大值Pmax及其对应的频率fre、相位Paddr,以及频谱值中与所述功率最大值Pmax对应的相位Paddr不相邻的功率次大值 Pmax_n ；
[0035]S50:判断在A个运算周期内，Pmax/Pmax_n大于门限值R的次数是否大于B次,如果是，则在Paddr相位和fre频率上捕获信号成功；A、B为预设的正整数，R为预设的实数。
[0036]例如，可以设置A=10、B=6、R=1.1，也就是说，判断在10个运算周期内，在相同的相位Paddr和频率fre上Pmax/Pmax_n的值大于1.1的次数是否大于6次,如果是,则在Paddr相位和fre频率上捕获信号成功。
[0037]在一种实施方式中，步骤SlO可以包括:
[0038]Sll:将基带信号分为相同的第一基带信号和第二基带信号；
[0039]S12:第一基带信号与正弦波相乘得到第一伪码信号，第一伪码信号经积分后得到第一数字信号；
[0040]S13:第二基带信号与余弦波相乘得到第二伪码信号，第二伪码信号经积分后得到
第二数字信号。
[0041]在一种实施方式中，步骤S20可以包括:
[0042]S21:将伪码序列与第一数字信号相乘后进行积分，得到第一组相关值；
[0043]S22:将位码序列与第二数字信号相乘后进行积分，得到第二组相关值。
[0044]在一种实施方式中，步骤S30可以包括:
[0045]S31:将第一组相关值和第二组相关值分别转换成串行输出的第一路相关值和第二路相关值；
[0046]以及，
[0047]S32:对第一路相关值和第二路相关值进行快速傅里叶变换，并得到频谱值。
[0048]作为一种优选方案，在步骤S30之后，还可以包括:
[0049]提取频谱值中L个低频分量，并对同一频率分量的幅度进行累加和存储(第一个伪码周期不用累加)。在第A个运算周期内，检测每一个码相位对应的L个低频分量累加后的幅度最大值，对这个周期所有码相位对应的幅度最大值进行比较，获取幅度最大值A_max_ms及其对应的频率fre_ms、相位Paddr_ms,以及所述频谱值中与所述幅度最大值Amax_ms对应的相位Paddr_ms不相邻的幅度次大值Amax_ms_n,其中L为预设的正整数，
[0050]判断A_max_ms/A_max_ms_n是否大于门限值Rms,如果是,则在Paddr_ms相位和fre_ms频率上捕获信号成功。
[0051]参见图2所示，为本发明的信号捕获装置I的一种实施方式的结构图。
[0052]在本实施方式中，信号捕获装置包括预处理单元10、并行相关单元20和判决单元30。
[0053]其中，预处理单元10将基带信号预处理成两个零频附近的相位差为90°的第一
数字信号和第二数字信号。
[0054]并行相关单元20生成伪码序列，将第一数字信号和第二数字信号循环存储，对伪码序列和第一数字信号进行并行相关运算并输出第一组相关值，对伪码序列和第二数字信号进行并行相关运算并输出第二组相关值。
[0055]判决单元30将第一组相关值和第二组相关值进行快速傅里叶变换后得到频谱值，并对频谱值进行峰值检测，得到某一码相位的对应频谱最大值及其码相位，对一个周期各个码相位对应的频谱最大值进行比较，获取一个周期内频谱值的功率最大值Pmax及其对应的频率fre、相位Paddr,以及频谱值中与功率最大值Pmax对应的相位Paddr不相邻的功率次大值Pmax_n。判决单元还判断在A个运算周期内，Pmax/Pmax_n大于门限值R的次数是否大于B次，如果是，则在Paddr相位和fre频率上捕获信号成功；所述A、B为预设的正整数，R为预设的实数。
[0056]参见图3所示，为本发明的预处理单元10的一种实施方式的结构图。
[0057]在本实施方式中，预处理单元10包括数字频率合成模块11、第一乘法器模块12、第二乘法器模块13、第一积分模块14、第二积分模块15和积分控制模块16。
[0058]其中，数字频率合成模块11产生正弦波和余弦波。第一乘法器模块12将基带信号与正弦波相乘得到第一伪码信号data_mq。第二乘法器模块13将基带信号与余弦波相乘得到第二伪码信号data_mi。
[0059]第一积分模块14将第一伪码信号data_mq积分后得到第一数字信号data_q。第二积分模块15将第二伪码信号data_mi积分后得到第二数字信号data_i。
[0060]预积分控制模块16向第一积分模块14和第二积分模块15提供积分使能信号,确定积分起始时间点和积分累加时间。
[0061]例如，经模数转换(ADC)后得到采样率为fa (采样时钟为elk)的基带信号adc，adc与数字频率合成模块11产生的正交载频相乘,得到下变频后零频附近的信号data_mq和data_mi。预积分处理模块包含两个功能:一个功能`是通过数字频率合成模块11产生一个频率为fb(enb)的使能信号，控制信号data_mi和data_mq的累加时间τ，将信号变换成速率为fb(fb = I/ τ )的data_i和data_q,另一个功能是改变累加器累加的相对起始点Λ τ。一个伪码码片Tchip持续时间是累加时间τ的整数倍，一般情况下例如可以是2倍。
[0062]参见图4所示，为本发明的并行相关单元20的一种实施方式的结构图。
[0063]在该实施方式中，并行相关单兀20包括伪码产生器21和一个或多个并行相关模块22。
[0064]其中，伪码产生器21用于产生伪码序列。
[0065]每个并行相关模块22包括第一双口 RAM221、第二双口 RAM222、第三双口 RAM223、第三乘法器模块224、第四乘法器模块225、第三积分模块226和第四积分模块227。
[0066]其中，第一双口 RAM221和第二双口 RAM222用于分别对第一数字信号data_q和第二数字信号data_i进行循环存储。
[0067]第三双口 RAM223接收并存储伪码产生器21产生的伪码序列。
[0068]第三乘法器模块224对第一数字信号和位码序列进行并行相关运算。
[0069]第三积分模块226对第三乘法器224的输出进行积分，得到第一组相关值.[0070]第四乘法器模块225对第二数字信号和位码序列进行并行相关运算。
[0071]第四积分模块227对第四乘法器225的输出进行积分，得到第二组相关值。
[0072]参见图5所示，为双口 RAM的一种实施方式的输入输出接口图。[0073]结合图4和图5说明并行相关单元20的工作过程。
[0074]例如，将预积分后的data_q和data_i两路信号分别存入第一双口 RAM221和第二双口 RAM222，同时将伪码产生器产生的一个周期的伪码序列输入第三双口 RAM223。
[0075]第一双口 RAM221接收到预积分后的Q路数据data_q时，fb为高电平，通过时钟fa把数据写入第一双口 RAM221的地址wr_addr,同时wr_addr加I,这样就把数据写入了wr_addr地址里面，也实现了数据在第一双口 RAM221中的循环写入。第一双口 RAM221的读时钟fc检测到fb高电平后将第一双口 RAM221中的数据读出，首先读取(wr_addr-l)地址的数据，然后地址依次递减，最后读取wr_addr地址的数据，第一双口 RAM221利用速率为fc的时钟依次读出第一双口 RAM221中的数据。数据读取过程中将地址(wr_addr+l)对应的数据读出，并利用寄存器锁存输出到下一个并行相关模块中的第一双口 RAM221。这样第一双口 RAM221的数据实现了数据的实时写入和读取，第二双口 RAM222与第一组的实现和功能一样；第三双口 RAM223与第一双口 RAM221的基本功能一致，只是当一个周期的伪码产生完成后，第三双口 RAM223不再写入数据，只读出数据。
[0076]第三双口 RAM223中所需要的伪码全部写入之后，相关累加过程开始执行。
[0077]参见图6所示，为本发明的信号捕获装置I中判决单元30的一种实施方式的结构图。
[0078]在本实施方式中，判决单元30包括并串转换模块31、快速傅里叶变换模块32、第一最大值和次大值检测模块33以及第一判决模块。
[0079]其中，并串转换模块31将第一组相关值和第二组相关值分别转换成串行输出的第一路相关值和第二路相关值。
[0080]快速傅里叶变换模 块32对第一路相关值和第二路相关值进行快速傅里叶变换，并得到频谱值。
[0081]第一最大值和次大值检测模块33对频谱值进行峰值检测，得到频谱值的功率最大值Pmax及其对应的频率fre、相位Paddr,以及频谱值中与功率最大值Pmax对应的相位Paddr不相邻的功率次大值Pmax_n。
[0082]第一判决模块34判断在A个运算周期内,Pmax/Pmax_n大于门限值R的次数是否大于B次，如果是，则在Paddr相位和fre频率上捕获信号成功。其中，A、B为预设的正整数，R为预设的实数。
[0083]例如，第i次fb高电平到来并行相关单元20中的η个并行相关模块22计算出各自的同相和正交相关值，η路相关值II，12….1n ；Q1, Q2....Qn)经过串并转换成串行输出的I和Q。
[0084]串行输出η点的I和Q作为η个复数送入快速傅里叶变换单元32，经快速傅里叶变换后，得到η个复数值即为频谱值。
[0085]第一最大值和次大值检测模块33对η个频谱值进行频谱峰值检测，得到功率最大值Pmax_i和相应的频率分量fre_i。
[0086]第一最大值和次大值检测模块33对一个周期内的所有功率最大值Pmax_i和相应的频率分量fre_i进行检测，并获取一个周期匹配相关的功率最大值Pmax、相应的频率分量fre和相应的码相位Paddr,以及 功率次大值Pmax_n,其中功率次大值的码相位不能与最大值的码相位相邻(如果最大值对应的是真实的信号，那么相邻的值也包含了信号，故次大值不能与最大值的码相位相邻)。一个周期匹配相关包含了 M (M=n*m，m为双口 RAM深度，η为并行相关模块数目)次匹配相过程。如果在A个周期的运算中，在同一码相位Paddr和频率分量fre, Pmax/Pmax_n大于门限R的次数大于B次,则确认在码相位Paddr和频率fre上捕获成功。A、B和R的值需要根据实际情况进行调整。
[0087]作为一种优选方案，参见图7所示，判决单元30除包含图6所示的各部件之外，还可以包括频谱提取单元35，提取频谱值中L个低频分量。
[0088]第二最大值和次大值检测模块36，用于对同一频率分量的幅度进行累加和存储。在第A个运算周期内，检测每一个码相位对应的L个低频分量累加后的幅度最大值，对幅度最大值进行比较，获取第A个周期内各码相位经累加后的幅度最大值A_maX_ms及其对应的频率fre_ms、相位Paddr_ms,以及频谱值中与幅度最大值Amax_ms对应的相位Paddr_ms不相邻的幅度次大值Amax_ms_n，其中L为预设的正整数。
[0089]第二判决模块37,用于判断A_max_ms/A_max_ms_n是否大于门限值Rms,如果是，则在Paddr_ms相位和fre_ms频率上捕获信号成功。
[0090]如果A_max_ms/A_max_ms_n不大于门限值Rms,则在Paddr_ms相位和fre_ms频率上捕获信号失败。
[0091]判决单元30的输出端可以与控制器(例如DSP)相连，由控制器判断是采用第一判决模块34或者第二判决模块37进行判决。
[0092]例如，可由DSP控制由第一判决模块34进行信号捕获，或者由第二判决模块37进行信号捕获；或者由第一判决模块34和第二判决模块37同时进行信号捕获，由DSP判断采
用哪一捕获结果。
[0093]一般而言，由于第一判决模块34采用的判决依据是功率信息，而第二判决模块37采用的判决依据是幅度信息(即对频谱功率做开方运算)，一般情况下应满足RmS*RmS>=R，例如R取1.2，那么Rms可以取1.3。
[0094]本发明还公开一种信号捕获设备，包括了如上所述的信号捕获装置。该信号捕获设备例如可以是用于捕获GNSS信号的手持导航设备或者是车载导航设备等。
[0095]采用本发明的信号捕获方法、装置及带有该装置的设备，可以实现信号的快速捕获，且所需硬件资源较少。
[0096]上面对本发明的一些实施方式进行了详细的描述。如本领域的普通技术人员所能理解的，本发明的方法和装置的全部或者任何步骤或者部件，可以在任何计算设备(包括处理器、存储介质等)或者计算设备的网络中，以硬件、固件、软件或者它们的组合加以实现，这是本领域普通技术人员在了解本发明的内容的情况下运用他们的基本编程技能就能实现的，因此不需在此具体说明。
[0097]此外，显而易见的是，在上面的说明中涉及到可能的外部操作的时候，无疑要使用与任何计算设备相连的任何显示设备和任何输入设备、相应的接口和控制程序。总而言之，计算机、计算机系统或者计算机网络中的相关硬件、软件和实现本发明的前述方法中的各种操作的硬件、固件、软件或者它们的组合，即构成本发明的设备及其各组成部件。
[0098]因此，基于上述理解，本发明的目的还可以通过在任何信息处理设备上运行一个程序或者一组程序来实现。所述信息处理设备可以是公知的通用设备。因此，本发明的目的也可以仅仅通过提供包含实现所述方法或者设备的程序代码的程序产品来实现。也就是说，这样的程序产品也构成本发明，并且存储或者传输这样的程序产品的介质也构成本发明。显然，所述存储或者传输介质可以是本领域技术人员已知的，或者将来所开发出来的任何类型的存储或者传输介质，因此也没有必要在此对各种存储或者传输介质一一列举。
[0099]在本发明的设备和方法中，显然，各部件或各步骤是可以分解、组合和/或分解后重新组合的。这些分解和/或重新组合应视为本发明的等效方案。还需要指出的是，执行上述系列处理的步骤可以自然地按照说明的顺序按时间顺序执行，但是并不需要一定按照时间顺序执行。某些步骤可以并行或彼此独立地执行。同时，在上面对本发明具体实施例的描述中，针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。
[0100]应该强调，术语“包括/包含”在本文使用时指特征、要素、步骤或组件的存在，但并不排除一个或更多个其它特征、要素、步骤或组件的存在或附加。
[0101]虽然已经详细说明了本发明及其优点，但是应当理解在不超出由所附的权利要求所限定的本发明的精神和范围的情况下可以进行各种改变、替代和变换。而且，本申请的范围不仅限于说明书所描述的过程、设备、手段、方法和步骤的具体实施例。本领域内的普通技术人员从本发明的公开内容将容易理解，根据本发明可以使用执行与在此所述的相应实施例基本相同的功能或者获得与其基本相同的结果的、现有和将来要被开发的过程、设备、手段、方法或者步骤。因此，所附的权利要求旨在在它们的范围内包括这样的过程、设备、手段、方法或者步骤。
【权利要求】
1.一种信号捕获方法，其特征在于，包括: 步骤一:将基带信号预处理成两个零频附近的相位差为90°的第一数字信号和第二数字信号； 步骤二:生成伪码序列，将第一数字信号和第二数字信号循环存储，对所述伪码序列和所述第一数字信号进行并行相关运算并输出第一组相关值，对所述伪码序列和所述第二数字信号进行并行相关运算并输出第二组相关值； 步骤三:将所述第一组相关值和第二组相关值进行快速傅里叶变换后得到频谱值； 步骤四:对所述频谱值进行峰值检测，得到某一码相位的对应频谱最大值及其码相位，对一个周期各个码相位对应的频谱最大值进行比较，获取一个周期内所述频谱值的功率最大值Pmax及其对应的频率fre、相位Paddr,以及所述频谱值中与所述功率最大值Pmax对应的相位Paddr不相邻的功率次大值Pmax_n ； 步骤五:判断在A个运算周期内，Pmax/Pmax_n在相位为Paddr时大于门限值R的次数是否大于B次，如果是，则在Paddr相位和fre频率上捕获信号成功；所述A、B为预设的正整数，R为预设的实数。
2.根据权利要求1所述的信号捕获方法，其特征在于，所述步骤一包括: 将基带信号分为相同的第一基带信号和第二基带信号； 所述第一基带信号与正弦波相乘得到第一伪码信号，第一伪码信号经积分后得到所述第一数字信号； 所述第二基带信号与余 弦波相乘得到第二伪码信号，第二伪码信号经积分后得到所述第二数字信号。
3.根据权利要求1所述的信号捕获方法，其特征在于，所述步骤二包括: 将所述伪码序列与所述第一数字信号相乘后进行积分，得到所述第一组相关值； 将所述位码序列与所述第二数字信号相乘后进行积分，得到所述第二组相关值。
4.根据权利要求1所述的信号捕获方法，其特征在于，所述步骤三包括: 将所述第一组相关值和所述第二组相关值分别转换成串行输出的第一路相关值和第二路相关值； 以及， 对所述第一路相关值和所述第二路相关值进行快速傅里叶变换，并得到频谱值。
5.根据权利要求1至4中任意一项所述的信号捕获方法，其特征在于，在所述步骤三之后,还包括: 提取所述频谱值中同一码相位的L个低频分量，对同一频率分量的幅度进行累加和存储。在第A个运算周期内，检测每一个码相位对应的L个低频分量累加后的幅度最大值，对所述第A个周期内各码相位对应的幅度最大值进行比较，获取所述第A个周期内各码相位经累加后的幅度最大值A_max_ms及其对应的频率fre_ms、相位Paddr_ms,以及所述频谱值中与所述幅度最大值Amax_ms对应的相位Paddr_ms不相邻的幅度次大值Amax_ms_n,其中L为预设的正整数； 判断Amax_ms/Amax_ms_n是否大于门限值Rms,如果是,则在Paddr_ms相位和fre_ms频率上捕获信号成功。
6.一种信号捕获装置，其特征在于，包括:预处理单元，用于将基带信号预处理成两个零频附近的相位差为90°的第一数字信号和第二数字信号； 并行相关单元，用于生成伪码序列，将第一数字信号和第二数字信号循环存储，对所述伪码序列和所述第一数字信号进行并行相关运算并输出第一组相关值，对所述伪码序列和所述第二数字信号进行并行相关运算并输出第二组相关值； 以及， 判决单元，用于将所述第一组相关值和第二组相关值进行快速傅里叶变换后得到频谱值；并对所述频谱值进行峰值检测，得到某一码相位的对应频谱最大值及其码相位，对一个周期各个码相位对应的频谱最大值进行比较，获取一个周期内所述频谱值的功率最大值Pmax及其对应的频率fre、相位Paddr,以及所述频谱值中与所述功率最大值Pmax对应的相位Paddr不相邻的功率次大值Pmax_n ； 所述判决单元还判断在A个运算周期内，在相位为Paddr时,Pmax/Pmax_n大于门限值R的次数是否大于B次，如果是，则在Paddr相位和fre频率上捕获信号成功；所述A、B为预设的正整数，R为预设的实数。
7.根据权利要求6所述的信号捕获装置，其特征在于，所述预处理单元包括: 数字频率合成模块，用于产生正弦波和余弦波； 第一乘法器模块，用于将基带信号与正弦波相乘得到第一伪码信号； 第二乘法器模块，用于将基带信号与余弦波相乘得到第二伪码信号； 第一积分模块，用于将第 一伪码信号积分后得到所述第一数字信号； 第二积分模块，用于将第二伪码信号积分后得到所述第二数字信号； 预积分控制模块，用于向所述第一积分模块和所述第二积分模块提供积分使能信号，确定积分起始时间点和积分累加时间。
8.根据权利要求6所述的信号捕获装置，其特征在于，所述并行相关单元包括: 伪码产生器和一个或多个并行相关模块； 所述伪码产生器用于产生伪码序列； 每个所述并行相关模块包括第一双口 RAM、第二双口 RAM、第三双口 RAM、第三乘法器模块、第四乘法器模块、第三积分模块和第四积分模块； 所述第一双口 RAM和所述第二双口 RAM用于分别对所述第一数字信号和所述第二数字信号进行循环存储； 所述第三双口 RAM用于接收并存储所述伪码产生器2生的伪码序列； 所述第三乘法器模块用于对所述第一数字信号和所述位码序列进行并行相关运算； 所述第三积分模块用于对所述第三乘法器的输出进行积分，得到第一组相关值； 所述第四乘法器模块用于对所述第二数字信号和所述位码序列进行并行相关运算； 所述第四积分模块用于对所述第四乘法器的输出进行积分，得到第二组相关值。
9.根据权利要求6所述的信号捕获装置，其特征在于，所述判决单元包括: 并串转换模块，用于将所述第一组相关值和所述第二组相关值分别转换成串行输出的第一路相关值和第二路相关值； 快速傅里叶变换模块，用于对所 述第一路相关值和所述第二路相关值进行快速傅里叶变换，并得到频谱值；第一最大值和次大值检测模块，用于对所述频谱值进行峰值检测，得到某一码相位的对应频谱最大值及其码相位，对一个周期各个码相位对应的频谱最大值进行比较，获取一个周期内所述频谱值的功率最大值Pmax及其对应的频率fre、相位Paddr,以及所述频谱值中与所述功率最大值Pmax对应的相位Paddr不相邻的功率次大值Pmax_n ； 以及， 第一判决模块，用于判断在A个运算周期内，Pmax/Pmax_n大于门限值R的次数是否大于B次，如果是，则在Paddr相位和fre频率上捕获信号成功；所述A、B为预设的正整数，R为预设的实数。
10.根据权利要求9所述的信号捕获装置，其特征在于，所述判决单元还包括: 频谱提取单元，用于提取所述频谱值中L个低频分量的幅度，并进行存储； 第二最大值和次大值检测模块，用于对相同码相位的同一频率分量的幅度进行累加和存储。在第A个运算周期内，检测每一个码相位对应的L个低频分量累加后的幅度最大值，对所述第A个周期内各码相位对应的幅度最大值进行比较，获取所述第A个周期内各码相位经累加后的幅度最大值A_max_ms及其对应的频率fre_ms、相位Paddr_ms,以及所述频谱值中与所述幅度最大值Amax_ms对应的相位Paddr_ms不相邻的幅度次大值Amax_ms_n,其中L为预设的正整数； 第二判决模块，用于判断Amax_ms/Amax_ms_n是否大于门限值Rms,如果是，则在Paddr_ms相位和fre_ms频率上捕获信号成功。
11.一种信号捕获设备，其特征在于，包括如权利要求6-10任意一项所述的信号捕获装置。
【文档编号】H04B1/7075GK103888167SQ201210552085
【公开日】2014年6月25日 申请日期:2012年12月19日 优先权日:2012年12月19日
【发明者】吴林, 卢艳娥, 其他发明人请求不公开姓名 申请人:西安合众思壮导航技术有限公司