用于低暗电流cmos像素单元的接地触点结构的制作方法
【专利摘要】本申请案涉及用于低暗电流CMOS像素单元的接地触点结构。本发明涉及用以提供用于CMOS像素单元的接地触点的像素阵列结构。在一实施例中，像素单元的有源区域包含安置于有源区域的第一部分中的光电二极管，其中所述有源区域的第二部分从所述第一部分的一侧延伸。所述第二部分包含经掺杂区以提供用于所述有源区域的接地触点。在另一实施例中，所述像素单元包含用以从所述光电二极管转移电荷的晶体管，其中所述晶体管的栅极邻近于所述第二部分且与所述第一部分的所述侧重叠。
【专利说明】用于低暗电流CMOS像素单元的接地触点结构
【技术领域】
[0001]本发明大体来说涉及像素阵列，且特定来说(但非排他地)涉及互补金属氧化物半导体(“CMOS”)像素阵列。
【背景技术】
[0002]图1图解说明根据现有技术的像素阵列结构，其中两个相邻CMOS图像传感器(CIS)像素100形成于安置于经P型掺杂的硅衬底105上方的经P型掺杂的外延(或“印i”)层140内。当光生电荷载流子(例如，电荷载流子150)浅形成于像素100内时，其经历朝向光电传感器或光电二极管(“ro”)区115的吸引力(由箭头145展示)，此归因于ro区115与下伏的经P型掺杂的外延层140之间的耗尽区或P-N结。在所图解说明的实施例中，经P型掺杂的钉扎层135覆叠于ro区115中的每一者上以使其表面钝化。由安置于经P型掺杂的阱130内的隔离结构(例如，浅沟槽隔离(STI)区160)分离CIS像素100。在每一 Cis像素loo中，在经P掺杂的阱(未展示)内邻近于ro区115安置额外像素电路(未展示)。此像素电路可开始获取ro区115内的图像电荷以对积累在ro区115内的图像电荷进行复位，以使Cis像素100为下一图像做好准备或将由CIS像素100获取的图像数据转移出去。
[0003]当使衬底105极薄时，例如在背侧照明(BSI)CIS的情况中及/或当使像素的数目极大时，衬底105内的横向电阻可变得相对大且降低像素阵列的性能。因此，与经增加的衬底电阻相关联的性能限制成问题，特别是在BSI装置中。举例来说，黑暗的均匀性在用此些装置产生的图像数据中是常见的问题。其它薄衬底装置(例如，在绝缘体上硅(SOI)衬底上制作的那些或并入有隐埋式集电极层的那些)也可能具有类似问题。当今，借助在像素衬底或P阱触点内添加接地触点结构(例如经P型掺杂阱130内的经P+掺杂触点180)且借助耦合到其的相关联接地金属层迹线来解决此些问题。
[0004]举例来说，图2展示根据常规像素阵列架构的典型像素单元200的元件，接地部分218为所述像素单元提供接地触点220 (例如，触点180)。像素单元200包含光电二极管TO202、包括转移(Tx)栅极204的Tx晶体管、包括复位(RST)漏极208及RST栅极210的RST晶体管及包括源极随耦器(SF)源极212、SF栅极216及SF漏极214的SF晶体管。在像素单元200的操作期间，转移栅极204接收将电荷从PD202转移到浮动扩散节点FD206的转移信号。RST漏极208及RST栅极210可操作以在提供到RST栅极210的复位信号的控制下对像素单元200进行复位(例如，将FD206及/或PD202充电或放电到预设电压)。FD206经由金属迹线(未展示)耦合以将用于控制SF源极212与SF漏极之间的电流交换的电位提供到SF栅极216，所述电位又确定从像素单元200输出的图像数据。
[0005]接地部分218形成于毗连TO202的P阱及/或隔离结构中以减少衬底105中的电阻的效应。然而，用以形成接地部分218的掺杂是制作缺陷的来源。举例来说，接地部分218通常为由设计规则确定的最小区域。用于此小区域的掩模对准易于与TO202的经掺杂区重叠。因此，用以形成接地部分218的P+植入往往导致经损坏像素，例如，其中TO202在其耗尽区域中具有缺陷。为接地部分218提供较大区域往往以像素单元200的可用区域为代价，特定来说，用于TO202的区域。出于至少这些原因，用于提供用于像素单元的接地触点结构的常规技术对光电二极管性能具限制性。
【发明内容】
[0006]本发明的一个实施例涉及一种图像传感器装置。所述图像传感器装置包括:像素阵列，其包括:像素单元，其包含:有源区域，其安置于外延层中，所述有源区域包括--第一部分，其包含一侧及接近于所述侧的光电二极管，所述光电二极管用以积累电荷；及第二部分，其从所述侧延伸，所述第二部分包含经掺杂区以提供用于所述有源区域的接地触点 '及晶体管，其用以从所述光电二极管转移所述电荷，所述晶体管包括安置于所述有源区域的表面上的栅极，其中所述栅极邻近于所述第二部分且与所述侧重叠；及读出电路，其经耦合以从所述像素阵列读取图像数据。
[0007]本发明的另一实施例涉及一种像素阵列。所述像素阵列包括:像素单元，其包含:有源区域，其安置于外延层中，所述有源区域包括:第一部分，其包含一侧及接近于所述侧的光电二极管，所述光电二极管用以积累电荷；及第二部分，其从所述侧延伸，所述第二部分包含经掺杂区以提供用于所述有源区域的接地触点；及晶体管，其用以从所述光电二极管转移所述电荷，所述晶体管包括安置于所述有源区域的表面上的栅极，其中所述栅极邻近于所述第二部分且与所述侧重叠。
[0008]本发明的另一实施例涉及一种用于制作像素单元的方法。所述方法包括:在外延层中的有源区域的表面上沉积晶体管栅极，其中所述有源区域包含:第一部分，其包括一侧；及第二部分，其从所述第一部分的所述侧延伸；其中所述晶体管栅极邻近于所述第二部分且与所述第一部分的所述侧重叠；形成在所述晶体管栅极上方延伸的掩模层，其中所述掩模层至少部分地界定暴露所述第二部分的掩模窗；在形成所述掩模层之后，通过所述掩模窗掺杂所述第二部分以形成经掺杂区以提供用于所述有源区域的接地触点；及在所述第一部分中形成光电二极管，其 中所述光电二极管接近于所述第一部分的所述侧。
【专利附图】
【附图说明】
[0009]在附图的各图中，以举例方式而非限制方式图解说明本发明的各种实施例，且附图中:
[0010]图1是展示根据现有技术的像素阵列的特征的横截面图。
[0011]图2是展示根据现有技术的像素阵列的特征的表面立面图。
[0012]图3是图解说明根据一个实施例的成像系统的特征的框图。
[0013]图4是图解说明根据一实施例的4T像素电路的特征的电路图。
[0014]图5A到是图解说明根据一实施例的像素阵列的特征的立面图。
[0015]图6A是图解说明根据一实施例的像素单元的特征的表面立面图。
[0016]图6B是图解说明根据一实施例的像素单元的特征的表面立面图。
[0017]图6C是图解说明根据一实施例的像素单元的特征的表面立面图。
[0018]图7是图解说明根据一实施例的用于操作像素单元的方法的特征的流程图。
[0019]图8是图解说明根据一实施例的用于制作像素单元的方法的特征的流程图。[0020]图9A到9F是图解说明根据一实施例的用于制作像素单元的工艺的特征的立面图。
【具体实施方式】
[0021]某些实施例提供用于促进像素阵列的导电性的技术。像素阵列的半导体衬底可毗连其中(及/或其上)安置有所述像素阵列的一个或一个以上像素结构的外延层。举例来说，所述衬底可比毗连的外延层更重地掺杂。所述像素阵列可包含包括安置于外延层内的有源区域的像素单元，例如，其中所述有源区域的一侧至少部分地由一个或一个以上毗连隔离结构及/或阱结构界定。举例来说，Btt连有源区域的隔离区可包含电介质材料，例如二氧化硅及/或用于限制电串扰的多种其它隔离材料中的任一者。
[0022]像素单元的有源区域可包括比外延层的其它区更重地掺杂的掺杂剂阱。在一实施例中，有源区域的第一部分包含用以积累电荷的光电二极管，其中像素单元的晶体管用以从光电二极管转移电荷。所述晶体管可包括安置于有源区域上方的多晶硅栅极。所述有源区域可进一步包含从第一部分的一侧延伸的第二部分，所述第二部分包含经掺杂区以提供用于所述有源区域的接地触点。转移晶体管的栅极可邻近于第二部分且与第一部分的所述侧重叠。
[0023]在一实施例中，所述经掺杂区的一部分与转移栅极多晶硅自对准。转移栅极的一部分可包含一个或一个以上凸瓣以进一步降低光电二极管耗尽区域中原本可能为经掺杂区的制作的结果的缺陷的可能性。举例来说，此些凸瓣可在转移栅极的与第一部分的所述侧重叠的一部分处形成“L形状”结构或“锤头形状”结构。举例来说，此些结构可保护用于形成经掺杂区的植入(例如，P+植入)以免延伸到第一部分的光电二极管中。为了实现大的光电二极管区域，转移栅极的至少一部分可具有相对于转移栅极的其它部分比较窄的宽度。在一实施例中，经掺杂区的宽度可大于转移栅极的此部分的宽度。
[0024]图3图解说明成像系统300的实施例。可包含折射、衍射或反射光学器件或这些器件的组合的光学器件301可耦合到图像传感器302以将图像聚焦到所述图像传感器的像素阵列304中的像素上。像素阵列304可捕获图像，且设备300的其余部分可处理来自所述图像的像素数据。
[0025]图像传感器302可包括像素阵列304及信号读取与处理电路310。像素阵列304可为包含布置成行306及列308的多个像素的二维阵列。在像素阵列304捕获图像的操作期间，像素阵列304中的一个或一个以上像素可在特定曝光周期期间捕获入射光(即，光子)并将所收集光子转换成电荷。可将由一个或一个以上像素产生的电荷读出为模拟信号，且所述模拟信号的特性(例如其电荷、电压或电流)可表示在所述曝光周期期间入射于像素上的光的强度。在一实施例中，像素阵列304的一些或全部像素可不同地包含提供用于像素阵列304中的经改进导电性的接地触点的相应结构。
[0026]所图解说明的像素阵列304为规则形状的，但在其它实施例中，像素阵列304可具有不同于所展示的规则或不规则布置且可包含比所展示的更多或更少的像素、行及列。此夕卜，在不同实施例中，像素阵列304可为包含红色、绿色及蓝色像素以在光谱的可见部分中捕获图像的彩色图像传感器或可为黑白图像传感器及/或在光谱的不可见部分(例如红外线或紫外线)中捕获图像的图像传感器。[0027]图像传感器302可包含信号读取与处理电路310。除其它以外，电路310可包含从一个或一个以上像素有条理地读取模拟信号并对这些信号进行滤波、校正有缺陷像素等的电路与逻辑。虽然在图式中展示为与像素阵列304分离的元件，但在一些实施例中，读取与处理电路310可与像素阵列304集成在同一衬底上或可包括嵌入于像素阵列内的电路与逻辑。然而，在其它实施例中，读取与处理电路310可为在像素阵列304外部的元件，如图式中所展示。在又一些实施例中，读取与处理电路310可为不仅在像素阵列304外部而且在图像传感器302外部的元件。
[0028]信号调节器312可耦合到图像传感器302以从像素阵列304及读取与处理电路310接收并调节模拟信号。在不同实施例中，信号调节器312可包含用于调节模拟信号的各种组件。可存在于信号调节器312中的组件的实例包含滤波器、放大器、偏移电路、自动增益控制件等。模/数转换器(ADC) 314可耦合到信号调节器312以从信号调节器312接收对应于像素阵列304中的一个或一个以上像素的经调节模拟信号并将这些模拟信号转换成数字值。
[0029]数字信号处理器(DSP) 316可耦合到模/数转换器314以从ADC314接收经数字化像素数据并处理所述数字数据以产生最终数字图像。DSP316可包含处理器及内部存储器，DSP316可在所述内部存储器中存储及检索数据。在由DSP316处理图像之后，可将所述图像输出到存储单元318 (例如快闪存储器或者光学或磁性存储单元)及显示单元320 (例如IXD屏幕)中的一者或两者。
[0030]图4是图解说明根据一个实施例的像素阵列内的两个四晶体管(“4T”)像素的像素电路400的电路图。像素电路400说明用于实施例如像素阵列304的阵列内的像素的一个可能像素电路架构。然而，应了解，某些实施例并不限于4T像素架构；而是，受益于本发明的所属领域的技术人员将理解本发明教示还可适用于3T设计、5T设计及各种其它像素架构。
[0031 ] 在图4中，像素Pa及Pb布置成两行及一列。举例来说，像素Pa及Pb可驻存于具有像素阵列300的特征中的一些或全部的像素阵列中。在像素电路400的所图解说明实施例中，像素Pa、Pb中的每一者包含光电二极管PD、转移晶体管Tl、复位晶体管T2、源极随耦器(“SF”)晶体管T3及选择晶体管T4。在操作期间，转移晶体管Tl可接收转移信号TX，所述转移信号TX将在光电二极管ro中积累的电荷转移到浮动扩散节点FD。在一个实施例中，浮动扩散节点FD可耦合到用于暂时存储图像电荷的存储电容器(未展示)。在一实施例中，像素电路400的一些或全部像素的光电二极管H)安置于相应有源区域中，所述有源区域各自包含用于像素电路400中的经改进导电性的接地触点。
[0032]复位晶体管T2可耦合于电源导轨VDD与浮动扩散节点FD之间以在复位信号RST的控制下对像素进行复位(例如，将FD及ro放电或充电到预设电压)。浮动扩散节点FD可经耦合以控制SF晶体管T3的栅极。SF晶体管T3可耦合于电源导轨VDD与选择晶体管T4之间。SF晶体管T3可作为提供到浮动扩散部FD的高阻抗连接的源极随耦器而操作。最后，选择晶体管T4可在选择信号SEL的控制下选择性地将像素电路400的输出耦合到读出列线。
[0033]在一个实施例中，TX信号、RST信号及SEL信号均由例如具有信号读取与处理电路310的特征中的一些或全部的电路的电路产生。在其中像素阵列400借助全局快门操作的实施例中，全局快门信号可耦合到整个像素阵列400中的每一转移晶体管Tl的栅极以同时开始从每一像素的光电二极管ro的电荷转移。或者，可将滚动快门信号施加到转移晶体管Tl的群组。
[0034]图5A到以各个相应视图500、505、510、515展示根据一实施例的像素阵列的结构。横截面图500中所展示的像素阵列可包含安置于半导体衬底525上的外延层Epi520。Epi520可在其中安置有像素单元的有源区域，其中所述有源区域至少部分地由一个或一个以上隔离结构(例如，包含STI)及/或由环绕或下伏于Epi520中的此一个或一个以上隔离结构的一个或一个以上经掺杂阱结构界定。以图解说明而非限制的方式，此有源区域的功能性可对应于像素单元100的在外延层140中及毗连P阱130之间(及/或毗连STI160之间)的区域的功能性。在一实施例中，视图500中所展示的像素单元包含像素阵列400中的像素单元的特征中的一些或全部。
[0035]在一实施例中，有源区域的第一部分FP530包含例如由说明性H)区(TOR) 540及钉扎层550表示的光电二极管。举例来说，PDR540及钉扎层550的功能性可分别对应于H)区115及钉扎层135的功能性。所述光电二极管可接近于(例如，Btt连)FP530的至少部分地由有源区域的毗连FP530的隔离及/或阱结构界定的侧560。视图500中所展示的横截面不包含H)R540、钉扎层550或侧560。然而，为了图解说明某些实施例的特征，在视图500中用虚线不同地表示来自平行横截面的TOR540、钉扎层550及侧560的特征以展示其相对于实际上在视图500中所展示的横截面内的其它特征的相对位置。
[0036]在一实施例中，视图500中所展示的像素单元包含用于转移在H)R540中积累的电荷的晶体管的Tx栅极570。举例来说，包含Tx栅极570的晶体管可提供像素单元Pa410中的晶体管Tl的功能性的一些或全部。Tx栅极570可安置于有源区域上方，例如，其中Tx栅极570延伸至Ij (例如，重叠)FP530的侧560。
[0037]在一实施例中，有源区域的第二部分SP580从FP530的侧560延伸，例如，其中Tx栅极570邻近于SP580。为了改进视图500中所展示的像素单元的导电性，SP580可包含经掺杂区GR590以提供用于有源区域的接地触点。举例来说，可通过将GR590耦合到像素阵列的金属堆叠的接地迹线(未展示)来提供此接地。Tx栅极570的与侧560重叠的部分可毗连GR590。视图500中的像素单元的制作可包含使用Tx栅极570作为用于用以形成GR590的掺杂的掩模的至少一部分。GR590可因此与Tx栅极570的与侧560重叠的部分自对准。在此实施例中，借助Tx栅极570的掩蔽限制原本可能由用以形成GR590的掺杂导致的对FP530的损坏。
[0038]举例来说，PDR540可为经η型掺杂区，其中衬底525及外延层520被P型掺杂到与经η型掺杂TOR540 —起操作的相应程度。在此实施例中，钉扎层550及GR590各自为经ρ型掺杂区。然而，应了解，在某些实施例中，可交换全部此些元件的导电性类型，举例来说，其中衬底525、外延层510、钉扎层550及GR590是不同地η型掺杂的且H)R540是ρ型掺杂的。
[0039]图5Β提供视图500中所展示的像素阵列的另一横截面图505。视图505展示面向FP530的侧560的立面。视图505中所展示的横截面不包含H)R540、钉扎层550或Tx栅极570。然而，为了图解说明某些实施例的特征，在视图505中用虚线不同地表示来自平行横截面的TOR540、钉扎层550及Tx栅极570的特征以展示其相对于实际上在视图505中所展示的横截面内的其它特征的相对位置。
[0040]如视图505中所展示，FP530中的光电二极管结构(例如，PDR540及/或钉扎层550)可沿着侧560从其中SP580从侧560延伸的位置偏移。举例来说，此位置可由Tx栅极570重叠。此些光电二极管结构从SP580的此偏移及/或Tx栅极570的重叠可降低由用以形成GR590的掺杂产生的光电二极管缺陷的可能性。
[0041]图5C提供在视图500、505中不同地展示的像素阵列的另一横截面图510。视图510展示面向Tx栅极570的顶部侧的立面，其中用点线图解说明在Tx栅极570下方的特征。视图510展示FP530中沿着侧560从其中SP580从侧560延伸的位置偏移的光电二极管结构。视图510进一步展示由Tx栅极570至少部分地重叠的SP580，其中SP580的GR590与Tx栅极570对准。
[0042]图提供在视图500、505、510中不同地展示的像素阵列的正射视图515。为了避免使某些实施例的特征模糊，在视图515中未展示毗连有源区域的隔离结构及/或其它结构。Tx栅极570可与SP580的至少一部分重叠，但某些实施例在此方面不受限制。另外或替代地，GR590及TOR540可毗连Tx栅极570的不同相应侧。
[0043]图6A展示根据一实施例的像素单元600的元件，针对所述像素单元，至少部分地由有源区域625的第二部分618提供接地。为了对比各种实施例的某些特征与先前技术，将像素单元600的一些元件展示为具有类似于像素单元200的布局的布局。然而，可调适多种替代像素单元布局中的任一者以包含根据不同实施例的经改进接地结构。
[0044]像素单元600可包含光电二极管Η)602、浮动扩散节点606、包括Tx栅极604的转移晶体管、包括RST漏极608及RST栅极610的复位晶体管以及包括SF源极612、SF栅极616及SF漏极614的源极随耦器晶体管。像素单元600的TO602、转移晶体管、复位晶体管及源极随耦器晶体管的功能性可分别对应于像素Pa410的PD、晶体管Tl、晶体管T2及晶体管T3的功能性。
[0045]在一实施例中，安置于外延层中的有源区域625由至少在外延层的表面处环绕或以其它方式毗连有源区域625的一个或一个以上隔离结构及/或经掺杂阱结构界定。以图解说明而非限制的方式，像素单元600的源极随耦器晶体管可包含通过此一个或一个以上隔离结构及/或经掺杂阱结构与有源区域625隔离的有源区域。
[0046]PD602可安置于有源区域625的第一部分628中，例如，其中Η)602由在钉扎层(未展示)下方的ro区构成。Tx栅极604可安置于有源区域625的表面上，例如，其中Tx栅极604在第一部分628上方延伸。为了图解说明某些实施例的特征，将有源区域625的下伏于Tx栅极604的各种说明性结构特征展示为可通过Tx栅极604部分地看到。在一实施例中，Tx栅极604邻近于(例如，重叠)第一部分628的侧624。替代地或另外，Tx栅极604的侧623可与TO602的一部分重叠。第一部分628可进一步包含一个或一个以上其它结构，例如，包含FD606及/或复位晶体管，但某些实施例在此方面不受限制。
[0047]在一实施例中，有源区域625的第二部分618可从侧624延伸，例如，其中第二部分618的侧624及最近侧626形成由Tx栅极604重叠的拐角部分。Tx栅极604可邻近于第二部分618，例如，其中Tx栅极604在外延层的表面处与第二部分618至少部分地重叠。在一实施例中，第二部分618的至少一些(例如，第二部分618的未由Tx栅极604重叠的区域)经掺杂以促进有源区域625的接地。举例来说，第二部分618的此区域的P+掺杂可允许接地触点620用于将有源区域625耦合到提供参考电位的金属迹线或其它导体。
[0048]在说明性实施例中，像素单元600包含图5A到中所展示的结构中的一些或全部，例如，其中像素单元600的横截面A-A’对应于视图500的横截面且/或其中像素单元600的横截面B-B’对应于视图505的横截面。以图解说明而非限制的方式，Tx栅极604、第一部分628、第二部分618及接地触点620的功能性可分别对应于Tx栅极570、FP530、SP580及GR590的功能性。在一实施例中，第二部分618专用于提供用于有源区域625的接地触点620，例如，其中第二部分618不进一步包含晶体管或其它电路元件的任何结构。举例来说，在一实施例中，掺杂剂可覆盖第二部分618的未由Tx栅极604重叠的表面的全部。
[0049]与先前像素单元布局的制作相比，第二部分618、侧624及Tx栅极604相对于彼此的布局可至少部分地提供经改进像素单元制作。以图解说明而非限制的方式，像素单元600的制作可包含界定用于掺杂第二部分618的表面的植入区的掩模窗605的定位。实施例不同地提供Tx栅极604以减少定位掩模窗605中的误差的效应。举例来说，Tx栅极604与第二部分618的接近可允许Tx栅极604限制对第二部分618的掺杂延伸到第一部分628中。在一实施例中，因此，第二部分618的经掺杂区与Tx栅极604自对准。相比之下，举例来说，用于接地部分218的植入掩模的定位中的误差将PD202暴露于其耗尽区域中的缺陷的风险。
[0050]图6B展示根据一实施例的包含用以提供接地的结构的像素单元630的元件。举例来说，像素单元630可包含像素单元600的特征中的一些或全部。在一实施例中，像素单元630在安置于外延层中的有源区域的第一部分中包含光电二极管TO632。像素单元630可进一步包含包括安置于外延层的表面上方的Tx栅极634的转移晶体管。举例来说，PD632及Tx栅极634的功能性可分别对应于PD602及Tx栅极604的功能性。
[0051]Tx栅极634可在有源区域的包含TO632的第一部分上方延伸，例如，其中Tx栅极634的一部分652延伸到(例如，在上方)有源区域的侧654。在一实施例中，Tx栅极632的侧642毗连TO632，例如，其中Tx栅极632与PD632的一部分重叠。为了图解说明某些实施例的特征，将有源区域的第一部分的各种特征(即，下伏于Tx栅极634的特征)展示为可通过Tx栅极634部分地看到。然而，在某些实施例中，并非全部此些下伏特征均为TO632的特征。
[0052]在一实施例中，有源区域的第二部分648可从侧654延伸，例如，其中第二部分648的侧654及最近侧656形成由Tx栅极634重叠的拐角部分。Tx栅极634可邻近于第二部分648，例如，其中Tx栅极634在外延层的表面处与第二部分648至少部分地重叠。第二部分648的至少一些(例如，第二部分648的未由Tx栅极634重叠的表面)可经掺杂以促进有源区域的接地。举例来说，第二部分648的此区域的P+掺杂可允许接地触点650用于将有源区域耦合到提供参考电位的金属迹线或其它导体。
[0053]在说明性实施例中，Tx栅极634、有源区域的第一部分(其包含PD632及侧654)、第二部分648及接地触点650的功能性可分别对应于Tx栅极570、FP530、SP580及GR590的功能性。在一实施例中，第二部分648专用于提供用于有源区域的接地触点650，例如，其中第二部分648不进一步包含晶体管或其它电路元件的任何结构。
[0054]与先前像素单元布局的制作相比，第二部分648、侧654及Tx栅极634相对于彼此的布局可至少部分地提供经改进像素单元制作。以图解说明而非限制的方式，Tx栅极634的部分652可包含沿着侧654在第一方向上从Tx栅极634的侧642延伸的凸瓣658。凸瓣658可在用以针对接地触点650掺杂第二部分648的植入操作期间提供对TO632的结构的保护。举例来说，包含凸瓣658的Tx栅极634的L形状结构可提供植入掩模以阻止ρ+(或其它)离子的植入击中TO632的结构，此原本可能形成为暗电流问题的来源的缺陷。另外或替代地，凸瓣658可结合提供Tx栅极634的比较窄的区提供此保护，例如，所述区具有沿着平行于侧654的尺寸从侧642测量的宽度wl。Tx栅极634的此变窄可允许像素单元630的较大区域由TO632的结构占据。在一实施例中，Tx栅极634的此区的宽度wl可小于第二部分648的宽度《2 (沿着相同尺寸测量)。
[0055]图6C展示根据一实施例的包含用以提供接地的结构的像素单元660的元件。举例来说，像素单元660可包含像素单元600的特征中的一些或全部。在一实施例中，像素单元660在安置于外延层中的有源区域的第一部分中包含光电二极管Η)662。像素单兀660可进一步包含包括安置于外延层的表面上方的Tx栅极664的转移晶体管。举例来说，PD662及Tx栅极664的功能性可分别对应于PD602及Tx栅极604的功能性。
[0056]Tx栅极664可在有源区域的包含PD662的第一部分上方延伸，例如，其中Tx栅极664的一部分682延伸到(例如，在上方)有源区域的侧684。在一实施例中，Tx栅极662的侧672a毗连TO662，例如，其中Tx栅极662与TO662的一部分重叠。为了图解说明某些实施例的特征，将有源区域的第一部分的各种特征(即，下伏于Tx栅极664的特征)展示为可通过Tx栅极664部分地看到。然而，在某些实施例中，并非全部此些下伏特征均为TO662的特征。
[0057]在一实施例中，有源区域的第二部分678可从侧684延伸，例如，其中第二部分678的侧684及最近侧686形成由Tx栅极664重叠的拐角部分。Tx栅极664可邻近于第二部分678，例如，其中Tx栅极664在外延层的表面处与第二部分678至少部分地重叠。第二部分678的至少一些(例如，第二部分678的未由Tx栅极664重叠的表面)可经掺杂以促进有源区域的接地。举例来说，第二部分678的此区域的P+掺杂可允许接地触点680用于将有源区域耦合到提供参考电位的金属迹线或其它导体。
[0058]在说明性实施例中，Tx栅极664、有源区域的第一部分(其包含PD662及侧684)、第二部分678及接地触点680的功能性可分别对应于Tx栅极570、FP530、SP580及GR590的功能性。在一实施例中，第二部分678专用于提供用于有源区域的接地触点680，例如，其中第二部分678不进一步包含晶体管或其它电路元件的任何结构。
[0059]与先前像素单元布局的制作相比，第二部分678、侧684及Tx栅极664相对于彼此的布局可至少部分地提供经改进像素单元制作。以图解说明而非限制的方式，Tx栅极664的部分682可包含沿着侧684在第一方向上从Tx栅极664的侧672a延伸的凸瓣688a。部分682可进一步包含沿着侧684在相反方向上从Tx栅极664的侧672b延伸的凸瓣688b。凸瓣688a、688b可在用以制作经掺杂区678的操作期间提供对TO662的结构的保护。举例来说，包含凸瓣688a、688b的Tx栅极664的锤头结构可提供植入掩模以阻止P+(或其它)离子的植入击中TO662的结构，此原本可能形成为暗电流问题的来源的缺陷。另外或替代地，凸瓣688a、688b可结合提供Tx栅极664的比较窄的区提供此保护，例如，所述区具有沿着平行于侧684的尺寸在Tx栅极664的侧672a、672b之间测量的宽度w3。Tx栅极664的此变窄可允许像素单元660的较大区域由TO662的结构占据。在一实施例中，Tx栅极664的此区的宽度《3可小于第二部分678的宽度《4 (沿着相同尺寸测量)。
[0060]图7是图解说明根据一个实施例的用于操作像素单元的方法700的流程图。举例来说，方法700可图解说明借助如图5A到中所展示的毗连经掺杂区接地的单个像素的操作。可依序或同时执行方法700以不同地操作例如电路中的一个或一个以上像素(例如像素阵列304及/或像素电路400的像素(取决于是使用滚动快门还是全局快门))。操作中的一些或全部出现在方法700中的次序不应视为限制性。而是，受益于本发明的所属领域的技术人员将理解，可以未图解说明的多种次序执行所述操作中的一些。
[0061]在框710中，可对光电二极管ro进行复位。复位可包含将光电二极管ro放电或充电到预定电压电位，例如VDD。可通过断言用以启用复位晶体管T2的RST信号及断言用以启用转移晶体管Tl的TX信号两者来实现复位。启用Tl及T2可将像素单元的光电二极管区ro及浮动扩散部FD耦合到电源导轨VDD。光电二极管区ro可安置于外延层的有源区域的第一部分中。在一实施例中，所述有源区域可进一步包含经掺杂以提供接地触点的第二部分，所述第二部分从第一部分的由转移晶体管Tl的栅极重叠的侧延伸。
[0062]一旦复位，便可将RST信号及TX信号解除断言以通过光电二极管区开始图像获取(框720)。举例来说，入射于成像像素的背侧上的光可致使电荷在光电二极管ro内积累。
[0063]一旦图像获取窗已期满，便可通过断言TX信号经由转移晶体管Tl将光电二极管PD内的所积累电荷转移到浮动扩散部FD(框730)。在全局快门的情况中，可在框730期间将全局快门信号与TX信号同时断言到像素阵列(例如，像素阵列205)内的全部像素。此导致将由每一像素积累的图像数据全局转移到所述像素的对应浮动扩散部FD中。
[0064]一旦转移了图像数据，便可将TX信号解除断言以隔离浮动扩散部FD与光电二极管ro以进行读出。在框740中，可断言SEL信号以将所存储的图像数据转移到读出列上以用于输出，例如，经由读出电路210输出到功能逻辑215。应了解，读出可经由列线每行地(所图解说明)、经由行线每列地(未图解说明)、每像素地(未图解说明)或通过其它逻辑分组发生。一旦已读出全部像素的图像数据，方法700便可返回到框710以为下一图像做准备。
[0065]在一个实施例中，其它电路可包含耦合到浮动扩散部FD的存储电容器以暂时存储图像电荷使得可在框740中的读出之前在每一像素内执行图像获取后处理。另外或替代地，此种其它电路可包含增益电路、ADC电路或其它电路。
[0066]图8图解说明根据一实施例的用于制作像素单元的方法800的要素。举例来说，方法800可制作具有图5A到中所展示的像素单元的特征中的一些或全部的像素单元。以图解说明而非限制的方式，方法800可制作像素单元600、630、660中的任一者。
[0067]方法800可包含在810处在外延层中的有源区域的表面上沉积晶体管栅极。所述有源区域可包含包括一侧的第一部分及从第一部分的所述侧延伸的第二部分。以图解说明而非限制的方式，所述有源区域可包含FP530及SP560，其中810处的沉积形成Tx栅极570。举例来说，在810处沉积的晶体管栅极可邻近于第二部分且与第一部分的所述侧重叠。在一实施例中，晶体管栅极与第二部分至少部分地重叠。
[0068]在一实施例中，晶体管栅极的邻近于第二部分且与第一部分的所述侧重叠的一部分可包含沿着第一部分的所述侧在第一方向上延伸的第一凸瓣。晶体管栅极的此部分可进一步包括沿着第一部分的所述侧在相反方向上延伸的第二凸瓣。在一实施例中，晶体管栅极的此凸瓣从晶体管栅极的第一侧延伸，其中所述晶体管栅极在第一侧处具有第一宽度。举例来说，有源区域的第二部分可具有大于此第一宽度的第二宽度。
[0069]方法800可进一步包含在820处形成在晶体管栅极上方延伸的掩模层，其中所述掩模层至少部分地界定暴露第二部分的掩模窗。举例来说，所述掩模窗可具有窗605的特征中的一些或全部，但某些实施例在此方面不受限制。
[0070]在已形成掩模层之后,方法800可包含在830处通过掩模窗掺杂第二部分。830处的掺杂可形成经掺杂区以提供用于有源区域的接地触点，例如，其中所述经掺杂区包含经掺杂区GR590的特征中的一些或全部。在一实施例中，830处的掺杂提供接地触点620、650、680中的任一者。
[0071]方法800可进一步包含在840处在第一部分中形成光电二极管，其中所述光电二极管接近于第一部分的所述侧。举例来说，在840处形成光电二极管可包含执行例如PDR540的经掺杂区的植入。840处的形成可在810处的沉积之后及/或830处的掺杂之后执行，但某些实施例在此方面不受限制。举例来说，在840处形成光电二极管可在于810处沉积晶体管栅极之后执行。在840处形成光电二极管可在于820处形成掩模层之前执行，但某些实施例在此方面不受限制。
[0072]图9A到9F展示根据一实施例的用于制作像素单元的工艺的各种阶段的相应视图900、905、910、915、920、925。举例来说，视图 900、905、910、915、920、925 可表示根据方法700的不同制作阶段。
[0073]举例来说，图9A、9C、9E各自为类似于视图500中所展示的横截面的横截面。举例来说，图9B、9D、9F各自为类似于视图510中所展示的横截面的横截面。图9A及9B为像素单元制作的第一阶段的不同视图，图9C及9C为像素单元制作的第二阶段的不同视图，且图9E及9F为像素单元制作的第三阶段的不同视图。
[0074]视图900展示像素阵列的外延层Epi935，例如，其中Epi935安置于半导体衬底(未展示)上。Epi935可在其中安置有像素阵列的像素单元的有源区域，其中所述有源区域至少部分地由Epi935中的一个或一个以上隔离结构及/或由环绕或下伏于此一个或一个以上隔离结构的一个或一个以上经掺杂阱结构界定。
[0075]如视图900、905中所展示，有源区域可包含第一部分FP930及从FP930的侧960延伸的第二部分SP980。举例来说，FP930、SP980及侧960可对应于FP530、SP580及侧560。视图900中所展示的横截面不包含侧960。然而，为了图解说明某些实施例的特征，在视图900中用虚线表示来自平行横截面的侧960的特征以展示其与实际上在视图900中所展示的横截面内的其它特征的关系。
[0076]在视图900、905中不同地展示的制作阶段处，可在FP930中形成光电二极管，例如，其中所述光电二极管包含在钉扎层550下方的TOR540的特征中的一些或全部。举例来说，此光电二极管可接近于(例如，Btt连)侧960。然而，可替代地在某一稍后制作阶段中形成此光电二极管，例如，在视图910、915中不同地展示的制作阶段之后或在视图920、925不同地展示的制作阶段之后。为了避免使各种实施例的特征模糊，未在图9A到9F中展示此光电二极管的特征。
[0077]在视图910、915中不同地展示的像素单元制作阶段处，可在Epi935的表面上沉积晶体管的转移栅极970。举例来说，所述晶体管可用以转移在FP930的光电二极管中积累的电荷。举例来说，包含Tx栅极970的晶体管可提供像素单元Pa410中的晶体管Tl的功能性中的一些或全部。Tx栅极970可延伸到FP930的侧960，例如，其中所述像素单元包含Tx栅极970对侧960的重叠940。另外或替代地，Tx栅极970可邻近于第二部分980，例如，其中所述像素单元包含Tx栅极970对第二部分980的重叠945。
[0078]说明性Tx栅极970包含包括从Tx栅极970的相应侧延伸且与侧960重叠的凸瓣的锤头部分。所述凸瓣可各自沿着侧960在不同的相应方向上延伸。在另一实施例中，Tx栅极970的与侧960重叠的部分可代替地具有包括沿着侧960延伸的仅一个凸瓣的L形状部分。在又一实施例中，Tx栅极970的与侧960重叠的部分可不具有此些凸瓣。沿着侧960测量的SP980的宽度可大于在不包含此一凸瓣(此些凸瓣)的部分处测量的Tx栅极970的平行宽度。
[0079]在视图920、925中不同地展示的像素单元制作阶段处，可在像素单元的一个或一个以上结构上方沉积掩模层950。举例来说，掩模层950可至少在Tx栅极970的一些或全部上方延伸。在一实施例中，掩模层950包含一个或一个以上经图案化结构。举例来说，掩模层950可至少部分地界定暴露第二部分980的一些或全部的掩模窗955。在沉积掩模层950之后，可通过掩模窗955向SP980的至少一些上执行掺杂965 (例如，植入)，例如，其中掺杂965掺杂SP980的未由Tx栅极970重叠的表面的一些或全部。Tx栅极970的毗连(例如，重叠)侧960的一部分可限制掺杂965的掺杂剂进入到FP930中。举例来说，Tx栅极970可用作可用于限制由于定位掩模窗955中的误差所致的任何光电二极管损坏的掩模结构。
[0080]本文中描述用于提供图像传感器装置的技术及架构。在以上描述中，出于解释的目的，阐述众多特定细节以便提供对某些实施例的透彻理解。然而，所属领域的技术人员将明了，可在没有这些特定细节的情况下实践某些实施例。在其它实例中，以框图形式展示了若干结构及装置以避免使描述模糊。
[0081]在本说明书中对“一个实施例”或“一实施例”的提及意指结合所述实施例所描述的特定特征、结构或特性包含于本发明的至少一个实施例中。在本说明书中的各个位置中短语“在一个实施例中”的出现未必全部指代同一实施例。
[0082]本文中的详细描述的一些部分是就算法及对计算机存储器内的数据位的操作的符号表示的方面而呈现。这些算法描述及表示是计算领域的技术人员用来最有效地向所属领域的其它技术人员传达其工作实质的手段。本文且一般来说将算法设想为能达到所要结果的自相容的步骤序列。所述步骤是需要对物理数量进行物理操纵的步骤。通常(但未必)，这些量采取能够存储、传送、组合、比较及以其它方式进行操纵的电信号或磁信号的形式。已证明，主要出于常用的原因，将这些信号称作位、值、元素、符号、字符、项、数字或类似物有时较为方便。
[0083]然而，应记住，全部这些术语及类似术语将与适当的物理数量相关联，且仅仅为应用于这些物理数量的方便标记。除非从本文中的论述显而易见另有具体陈述，否则应了解，在本描述通篇中，利用例如“处理”或“计算”或“运算”或“确定”或“显示”或类似词语的术语进行的论述指代计算机系统或类似电子计算装置的如下动作及过程:将在计算机系统的寄存器及存储器内的表示为物理(电子)数量的数据操纵且变换成在计算机系统存储器或寄存器或其它此类信息存储、传输或显示装置内类似地表示为物理数量的其它数据。[0084]某些实施例还涉及用于执行本文中的操作的设备。此设备可专门针对所需目的而构造，或其可包括通用计算机，所述通用计算机由存储于所述计算机中的计算机程序来选择性地激活或重新配置。此计算机程序可存储于计算机可读存储媒体中，例如，但不限于:包含软盘、光盘、CD-ROM及磁光盘的任何类型的磁盘、只读存储器(ROM)、随机存取存储器(RAM)(例如，动态RAM(DRAM))、EPROM、EEPR0M、磁性或光学卡或者适合于存储电子指令且耦合到计算机系统总线的任何类型的媒体。
[0085]本文中所呈现的算法及显示并非与任何特定计算机或其它设备固有地相关。各种通用系统可与根据本文中的教示的程序一起使用，或者可证明便于构造用以执行所需方法步骤的更专门化设备。依据本文中的描述，多种这些系统的所需结构将显而易见。另外，某些实施例并非参考任何特定程序设计语言进行描述的。将了解，可使用多种程序设计语言来实施如本文中所描述的此些实施例的教示。
[0086]除本文中所描述的内容之外，还可对所揭示的本文实施例及实施方案做出各种修改而不背离所述实施例的范围。因此，本文中的图解说明及实例应理解为说明性意义而非限制性意义。本发明的范围应仅参考以上权利要求书来衡量。
【权利要求】
1.一种图像传感器装置，其包括: 像素阵列，其包括: 像素单元，其包含: 有源区域，其安置于外延层中，所述有源区域包括: 第一部分，其包含一侧及接近于所述侧的光电二极管，所述光电二极管用以积累电荷；及 第二部分，其从所述侧延伸，所述第二部分包含经掺杂区以提供用于所述有源区域的接地触点；及 晶体管，其用以从所述光电二极管转移所述电荷，所述晶体管包括安置于所述有源区域的表面上的栅极，其中所述栅极邻近于所述第二部分且与所述侧重叠；及读出电路，其经耦合以从所述像素阵列读取图像数据。
2.根据权利要求1所述的图像传感器装置，其中所述经掺杂区与所述栅极对准。
3.根据权利要求1所述的图像传感器装置，其中所述栅极的一部分邻近于所述第二部分且与所述侧重叠，所述部分包含沿着所述侧在第一方向上延伸的第一凸瓣。
4.根据权利要求3所述的图像传感器装置，所述栅极的所述部分进一步包括沿着所述侧在第二方向上延伸的第二凸瓣。
5.根据权利要求3所述的图像传感器装置，其中所述第一凸瓣从所述栅极的第一侧延伸，其中所述栅极在所述第一·侧处具有第一宽度，且其中所述第二部分具有大于所述第一宽度的第二宽度。
6.根据权利要求1所述的图像传感器装置，其中所述经掺杂区包括P型掺杂剂。
7.根据权利要求1所述的图像传感器装置，其中所述栅极与所述第二部分至少部分地重叠。
8.一种像素阵列，其包括: 像素单元，其包含: 有源区域，其安置于外延层中，所述有源区域包括: 第一部分，其包含一侧及接近于所述侧的光电二极管，所述光电二极管用以积累电荷；及 第二部分，其从所述侧延伸，所述第二部分包含经掺杂区以提供用于所述有源区域的接地触点；及 晶体管，其用以从所述光电二极管转移所述电荷，所述晶体管包括安置于所述有源区域的表面上的栅极，其中所述栅极邻近于所述第二部分且与所述侧重叠。
9.根据权利要求8所述的像素阵列，其中所述经掺杂区与所述栅极对准。
10.根据权利要求8所述的像素阵列，其中所述栅极的一部分邻近于所述第二部分且与所述侧重叠，所述部分包含沿着所述侧在第一方向上延伸的第一凸瓣。
11.根据权利要求10所述的像素阵列，所述栅极的所述部分进一步包括沿着所述侧在第二方向上延伸的第二凸瓣。
12.根据权利要求10所述的像素阵列，其中所述第一凸瓣从所述栅极的第一侧延伸，其中所述栅极在所述第一侧处具有第一宽度，且其中所述第二部分具有大于所述第一宽度的第二宽度。
13.根据权利要求8所述的像素阵列，其中所述经掺杂区包括P型掺杂剂。
14.根据权利要求8所述的像素阵列，其中所述栅极与所述第二部分至少部分地重叠。
15.一种用于制作像素单元的方法，所述方法包括: 在外延层中的有源区域的表面上沉积晶体管栅极，其中所述有源区域包含: 第一部分，其包括一侧 '及 第二部分，其从所述第一部分的所述侧延伸； 其中所述晶体管栅极邻近于所述第二部分且与所述第一部分的所述侧重叠； 形成在所述晶体管栅极上方延伸的掩模层，其中所述掩模层至少部分地界定暴露所述第二部分的掩模窗； 在形成所述掩模层之后，通过所述掩模窗掺杂所述第二部分以形成经掺杂区以提供用于所述有源区域的接地触点；及 在所述第一部分中形成光电二极管，其中所述光电二极管接近于所述第一部分的所述侧。
16.根据权利要求15所述的方法，其中所述晶体管栅极的一部分邻近于所述第二部分且与所述第一部分的所述侧重叠，所述部分包含沿着所述第一部分的所述侧在第一方向上延伸的第一凸瓣。
17.根据权利要求16所述的方法，所述晶体管栅极的所述部分进一步包括沿着所述第一部分的所述侧在第二方向上延伸的第二凸瓣。
18.根据权利要求16所述的方法，其中所述第一凸瓣从所述晶体管栅极的第一侧延伸，其中所述晶体管栅极在所述第一侧处具有第一宽度，且其中所述第二部分具有大于所述第一宽度的第二宽度。
19.根据权利要求15所述的方法，其中所述经掺杂区包括P型掺杂剂。
20.根据权利要求15所述的方法，其中所述晶体管栅极与所述第二部分至少部分地重叠。
【文档编号】H04N5/374GK103581580SQ201310303157
【公开日】2014年2月12日 申请日期:2013年7月18日 优先权日:2012年7月25日
【发明者】真锅宗平, 柳政澔 申请人:全视科技有限公司