Sdi中继线的制作方法
【专利摘要】一种SDI中继线，包括单芯同轴线缆、上级侧连接器和下级侧连接器，所述单芯同轴线缆被配置为即传输视频信号，同时也为下级设备提供电源；所述上级侧连接器被设置在所述单芯同轴线缆的一端处；所述下级侧连接器被设置在所述单芯同轴线缆的另一端处；所述中继器至少包括均衡器、时钟恢复去抖芯片，以及线缆驱动器，所述均衡器将所接收到的视频信号传输给所述时钟恢复去抖芯片，所述时钟恢复去抖芯片将时钟去抖后的视频信号传输给线缆驱动器，经加强驱动力后传输给下级；所述上级侧连接器、单芯同轴线缆、中继器和下级侧连接器做成一根整体的线状结构。本发明具有传输距离远，并方便携带和现场布线的优点。
【专利说明】SDI中继线
[0001]【技术领域】
本发明涉及一种主要应用于安防监控或户广播视频传输等领域的SDI中继线及其应用。
[0002]【背景技术】
对高清视频图像的传输，当前的主流传输方式是网络数字传输或SDI数字传输两种方式之一，SDI接口是数字分量串行接口的简写,其中，SDI是英文serial digital interface的缩写。高清或标清SDI数据传输主要用于SDI摄像机连接而进行视频数据传输。目前，高清SDI数字传输分为HD-SDI或3G-SDI两种传输方式(SD-SDI用于非高清数据传输)，主要适合于720P或1080P的高清图像数据传输，分别使用1.485Gpbs和2.97Gpbs进行传输，由于720P或1080P的高清图像数据量的增加，其传输距离局限于200米和150米。实际使用中，由于线材品质等因素影响，市面上大部分SDI摄像机，采用HD-SDI数字传输方式，其传输距离仅为100-150米。
[0003]在SDI摄像机替代模拟摄像机的过程中，数据传输距离变成了最大的瓶颈，严重阻碍了 SDI摄像机在安防监控或广播视频传输的推广应用。按照当前的技术，超过200米的视频监控，如果需要采用SDI摄像机，必须采用外接SDI光端机的方式进行中继传输；或者通过SDI中继器进行中继传输。
[0004]采用外接SDI光端机的方式进行中继传输，最主要的问题是造价极昂贵，系统非常复杂，不适用于小范围监控应用，大大局限了使用范围；采用SDI中继器进行中继传输，其问题是SDI中继器都是一个小盒子结构`、外形较大，需要采用外插电源供电，存在在问题是携带和使用均不方便，大大局限了 SDI摄像机使用范围，尤其是部分场合需要通过管道时，连接非常不便；另一方面是在无法提供电源的场合完全无法使用。
[0005]
【发明内容】
为了克服上述问题，本发明向社会提供一种传输距离远，并方便携带和现场布线的SDI中继线。
[0006]本发明的技术方案是:提供一种SDI中继线，包括:单芯同轴线缆、上级侧连接器和下级侧连接器，所述单芯同轴线缆被配置为即传输视频信号，同时也为下级设备提供电源；
所述上级侧连接器被设置在所述单芯同轴线缆的一端处，并且被配置为将所述单芯同轴线缆连接到上级设备；所述下级侧连接器被设置在所述单芯同轴线缆的另一端处，并且被配置为将所述单芯同轴线缆连接到下级；
在所述单芯同轴线缆之中串接有中继器；所述中继器至少包括用于从上级接收视频信号的均衡器、用于提高时钟品质的时钟恢复去抖芯片，以及用于加强驱动能力的线缆驱动器，所述均衡器将所接收到的视频信号传输给所述时钟恢复去抖芯片，所述时钟恢复去抖芯片将时钟去抖后的视频信号传输给线缆驱动器，经加强驱动力后传输给下级；取电模块从单芯同轴线缆获取电流,并通过加电模块将所述电流传输给后级；
在所述单芯同轴线缆和中继器外设有被覆层，将所述上级侧连接器、单芯同轴线缆、中继器和下级侧连接器做成一根整体的线状结构。
[0007]本发明还提供一种SDI中继线，包括:单芯同轴线缆、上级侧连接器和下级侧连接器，所述单芯同轴线缆被配置为传输视频信号；
所述上级侧连接器被设置在所述单芯同轴线缆和电源线的一端处，并且被配置为将所述单芯同轴线缆和电源线分别连接到上级的单芯同轴线缆和电源线；所述下级侧连接器被设置在所述单芯同轴线缆和电源线的另一端处，并且被配置为将所述单芯同轴线缆和电源线分别连接到下级的单芯同轴线缆和电源线；
在所述单芯同轴线缆之中串接有中继器；所述中继器至少包括用于从上级接收视频信号的均衡器、用于提高时钟品质的时钟恢复去抖芯片，以及用于加强驱动能力的线缆驱动器，所述均衡器将所接收到的视频信号传输给所述时钟恢复去抖芯片，所述时钟恢复去抖芯片将时钟去抖后的视频信号传输给线缆驱动器，经加强驱动力后传输给下级；所述电源线为同级的中继器和后级提供电源；
在所述单芯同轴线缆、电源线和中继器外设有被覆层，将所述上级侧连接器、单芯同轴线缆、电源线、中继器和下级侧连接器做成一根整体的线状结构。
[0008]作为对本发明的改进，上述两种SDI中继线均可以作下述优化:
优选的，本发明还包括FPGA芯片，所述FPGA芯片包括，
SDI接收模块，用于从均衡器接收串行视频信号，将串行视频信号转换为并行视频信号，并同时将并行视频的原时钟信号输入给时钟恢复去抖芯片；
缓存模块，用于缓存并行视频信号；
SDI发送模块，将并行视频信号重新加载去抖后的时钟信号，并将并行视频信号转换为串行视频信号后传输给线缆驱动器；
所述时钟恢复去抖芯片从SDI接收模块获取原始时钟信号，恢复去抖后重新输送给SDI发送模块。
[0009]优先的，本发明还包括FPGA芯片和内存模块，所述FPGA芯片包括，
SDI接收模块，用于从均衡器接收串行视频信号，将串行视频信号转换为并行视频信号，并同时将并行视频的原时钟信号输入给时钟恢复去抖芯片；
压缩处理模块，与内存模块配合，将从SDI接收模块获得的视频信号按预定格式压缩后，输送给缓存模块；
缓存模块，用于缓存并行视频信号；
SDI发送模块，将并行视频信号重新加载去抖后的时钟信号，并将并行视频信号转换为串行视频信号后传输给线缆驱动器；
所述时钟恢复去抖芯片从SDI接收模块获取原始时钟信号，恢复去抖后通过降频模块降低频后，再输送给SDI发送模块。
[0010]优选的，本发明还包括FPGA芯片和内存模块，所述FPGA芯片包括，
SDI接收模块，用于从均衡器接收串行视频信号，将串行视频信号转换为并行视频信号，输入给外部缓存控制和指针控制模块；
外部缓存控制和指针控制模块，与缓存模块配合，对并行视频信号加以处理；
缓存模块，分为两个缓存区，即缓存A区和缓存B区；所述缓存A区和缓存B区又被分成至少两节，即A区数据第一节Al、A区数据第二节A2、B区数据第一节B1、B区数据第二节B2，每节可容纳I帧数据；
所述外部缓存控制和指针控制模块对并行视频信号的处理过程如下:
开始时，所述外部缓存控制和指针控制模块以原始时钟频率将并行视频数据同时写入缓存A区和缓存B区，当写满缓存A区和缓存B区的第一节，开始写入第二节时，所述外部缓存控制和指针控制模块从缓存A区和缓存B区中的任意一个缓存区的第一节以本地时钟频率读出第一节内的数据，发送给SDI发送模块；以上述写入和读出的方式，连续不断地写入、读出所有并行视频数据；
如原始时钟频率与本地时钟频率存在误差时，按下述方式处理:
当读出速度大于写入速度，出现A区数据第一节Al或B区数据第一节BI的数据在写入时，读出数据也在A区数据第一节Al或B区数据第一节BI同时发生，所述外部缓存控制和指针控制模块切换到读出B区数据第一节BI或A区数据第一节Al的数据，当读完B区数据第一节BI或A区数据第一节Al数据时，再切换回到A区数据第一节Al或B区数据第一节BI继续读出数据；
当读出速度小于写入速度，出现A区数据第二节A2或B区数据第二节B2的数据在读出时，写入数据也在A区数据第二节A2或B区数据第二节B2同时发生，所述外部缓存控制和指针控制模块切换到读出A区数据第一节Al或B区数据第一节BI的数据，当读完A区数据第一节Al或B区数据第一节BI的数据时，再直接读出A区数据第二节A2或B区数据第二节B2的数据；
本地时钟发生器，产生新的本地时钟频率，供外部缓存控制和指针控制模块和SDI发送模块使用；
SDI发送模块，将并行视频信号重新加载本地时钟频率，并将并行视频信号转换为串行视频信号后传输给线缆驱动器。
[0011]本明还提供一种上述的SDI中继线在数字传输领域的应用。
[0012]本发明完全颠覆了客户使用外置中继器来延长传输距离的概念，直接让用户体验“线接驳线”的方便。大大方便了施工、降低了成本和节能减排。
[0013]由于传输距离的增加，极大加速了高清监控替代模拟标清监控的步伐，让SDI摄像机的使用范围增大了几倍，满足超过90%模拟摄像机使用范围。预计将会让全球超过4000万台模拟摄像机有机会转换为SDI高清摄像机。
【专利附图】
【附图说明】
[0014]图1是本发明第一种实施例的侧面平面结构示意图。
[0015]图2是图1所示实施例的横截面的平面结构示意图。
[0016]图3是本发明中继器一种实施例的电路原理方框结构示意图。
[0017]图4是本发明中继器第二种实施例的电路原理方框结构示意图。
[0018]图5是图4所示中继器的一种实施方式的电路原理方框结构示意图。
[0019]图6是图4所示中继器的另一种实施方式的电路原理方框结构示意图。
[0020]图7是本发明中继器第三种实施例的电路原理方框结构示意图。
[0021]图8是图7所示中继器的一种实施方式的电路原理方框结构示意图。
[0022]图9是图8所示中继器的工作原理方框说明示意图。[0023]图10是图7所示中继器的另一种实施方式的电路原理方框结构示意图。
[0024]图11是本发明中的取电模块电路原理示意图。
[0025]图12是本发明中的加电模块电路原理示意图。
[0026]图13是本发明第二种实施例的侧面平面结构示意图。
[0027]图14是本发明第二种实施例的横截面的平面结构示意图。
[0028]图15是本发明中继器的外形结构示意图。
[0029]图16是本发明的使用状态结构示意图。
【具体实施方式】
[0030]实施例1
请参见图1至图3，本发明提供一种SDI中继线，包括单芯同轴线缆1、上级侧连接器2和下级侧连接器3，所述单芯同轴线缆I被配置为即传输视频信号，同时也为下级提供电源；本实施例中，所述单芯同轴线缆I的线芯11外设有隔离层12及保护层13。
[0031]所述上级侧连接器2被设置在所述单芯同轴线缆I的一端处，并且被配置为将所述单芯同轴线缆I连接到上级设备，本发中，所述上级设备可能是数字摄像机，也可能是本发明的SDI中继线；所述下级侧连接器2被设置在所述单芯同轴线缆I的另一端处，并且被配置为将所述单芯同轴线缆I连接到下级设备，本发明中，所述下级设备可以监控装置或本发明的SDI中继线；
在所述单芯同轴线缆I之中串接有中继器4 ;所述中继器4至少包括用于从上级设备接收视频信号的均衡器41 (参见图3)、用于提高时钟品质的时钟恢复去抖芯片42，以及用于加强驱动能力的线缆驱动器43，所述均衡器41将所接收到的视频信号传输给所述时钟恢复去抖芯片42，所述时钟恢复去抖芯片42将时钟去抖后的视频信号传输给线缆驱动器43，经加强驱动力后传输给下级设备，此处的下级设备可以本发明的SDI中继线，也可以监控装置；取电模块5从单芯同轴线缆I获取电流(参见图11)，并通过加电模块6将所述电流传输给后级设备(参见图12);本发明中的取电模块5是以集成电路U2及其外围电路构成，它可以从单芯同轴线缆I获取电流；本发明中的加电模块6是以集成电路Ul及其外围电路构成，它可以将从上级过来的电流加载给下级。
[0032]在所述单芯同轴线缆和中继器外设有被覆层，所述被覆层将所述上级侧连接器2、单芯同轴线缆1、中继器4和下级侧连接器3做成一根整体的线状结构。
[0033]请参见图4和图5，本发明还包括FPGA芯片7，所述FPGA芯片7包括，
SDI接收模块71，用于从均衡器41接收串行视频信号，将串行视频信号转换为并行视频信号，并同时将并行视频的原始时钟信号输入给时钟恢复去抖芯片42 ；
缓存模块72，用于缓存并行视频信号；
SDI发送模块73，将并行视频信号重新加载去抖后的时钟信号，并将并行视频信号转换为串行视频信号后传输给线缆驱动器43 ；
所述时钟恢复去抖芯片42从SDI接收模块71获取原始时钟信号，恢复去抖后重新输送给SDI发送模块73。
[0034]请参见图4和图6，本发明中继器还可设计为包括FPGA芯片7和内存模块74，所述FPGA芯片7包括， SDI接收模块71，用于从均衡器41接收串行视频信号，将串行视频信号转换为并行视频信号，并同时将并行视频的原始时钟信号输入给时钟恢复去抖芯片42 ；
压缩处理模块75，与内存模块74配合，将从SDI接收模71块获得的视频信号按预定格式压缩后，预定格式可以JPG等格式，输送给缓存模块72 ；
缓存模块72，用于缓存并行视频信号；
SDI发送模块73，将并行视频信号重新加载去抖后的时钟信号，并将并行视频信号转换为串行视频信号后传输给线缆驱动器43 ；
所述时钟恢复去抖芯片42从SDI接收模块71获取原始时钟信号，恢复去抖后通过降频模块76降低频率后，再输送给SDI发送模块73。
[0035]请参见图7和图8，本发明中断器还可设计为包括FPGA芯片7和内存模块74，所述FPGA芯片7包括，
SDI接收模块71，用于从均衡器41接收串行视频信号，将串行视频信号转换为并行视频信号，输入给外部缓存控制和指针控制模块77 ；
外部缓存控制和指针控制模块77，与缓存模块74配合，对并行视频信号加以处理；
缓存模块74，分为两个缓存区，即缓存A区741和缓存B区742 ;所述缓存A区741和缓存B区742又被分成至少两节，即A区数据第一节Al、A区数据第二节A2、B区数据第一节B1、B区数据第二节B2，每节可容纳I帧数据(参见图9)；
所述外部缓存控制和指针控制模块77对并行视频信号的处理过程如下:
开始时，所述外部缓存控制和指针控制模块77以原始时钟频率将并行视频数据同时写入缓存A区741和缓存B区742，当写满缓存A区741和缓存B区742的第一节Al、BI，开始写入第二节A2、B2时，所述外部缓存控制和指针控制模块77从缓存A区741和缓存B区742中的任意一个缓存区的第一节(Al或BI)以本地时钟频率读出第一节(Al或BI)内的数据(本地时钟频率由本地时钟发生器78产生)，发送给SDI发送模块73 ;以上述写入和读出的方式，连续不断地写入、读出所有并行视频数据；
如原始时钟频率与本地时钟频率存在误差时，按下述方式处理:
当读出速度大于写入速度，出现缓存A区数据第一节Al或缓存B区数据第一节BI的数据在写入时，读出数据也在缓存A区数据第一节Al或缓存B区数据第一节BI同时发生，所述外部缓存控制和指针控制模块77切换到读出缓存B区数据第一节BI或缓存A区数据第一节Al的数据，当读完缓存B区数据第一节BI或A区数据第一节Al数据时，再切换回到缓存A区数据第一节Al或缓存B区数据第一节BI继续读出数据；
当读出速度小于写入速度，出现缓存A区数据第二节A2或缓存B区数据第二节B2的数据在读出时，写入数据也在缓存A区数据第二节A2或缓存B区数据第二节B2同时发生，所述外部缓存控制和指针控制模块切换到读出缓存A区数据第一节Al或缓存B区数据第一节BI的数据，当读完缓存A区数据第一节Al或缓存B区数据第一节BI的数据时，再直接读出缓存A区数据第二节A2或缓存B区数据第二节B2的数据；
本地时钟发生器78，产生新的本地时钟频率，供外部缓存控制和指针控制模块77和SDI发送模块73使用；
SDI发送模块43，将并行视频信号重新加载本地时钟频率，并将并行视频信号转换为串行视频信号后传输给线缆驱动器43。[0036]具体地说，开始阶段，从缓存A区任意位置开始存储数据，同时，在缓存B区进行备份存储同样数据。为方便描述，用Al第一个缓存单元来描述。缓存Al写入第I帧第一个数据，同时BI写入第I帧第一个数据。当写满一帧时，开始写A2，B2的第一个缓存单元并且开始从Al读出数据发送。
[0037]3.由于本地时钟和恢复时钟存在误差。产生2种情况，分别是读快(本地时钟比恢复时钟快)和写快(本地时钟币恢复时钟慢)。即产生数据追尾的结果。按照如下方式处理:
备注:出现读写是同一个存储单元可能发生在任意位置，为描述方便，将此存储单元假定在Al区第一个存储单元。
[0038](I)当读快时，出现Al第一个数据写的同时，读数据也同时发生，并且Al，A2的所有数据都已被读出发送。此时切换读BI的数据，同时不再同时拷贝数据写入BI区，当读完BI区数据时，再切换回Al区继续读数据，此时写数据正好写A2区第一个数据，且继续拷贝写入B区数据。出现的效果是重新发送了一帧图像。假设第N帧为切换帧，出现图像是:...，N-2, N-1, N, N, N+1...，对使用者无任何影响。
[0039](2)当写快是，出现Al第一个数据写的同时，读数据也同时发生，并且Al，A2的所有数据都未被读出发送。此时切换读数据到A2第一个数据。出现的效果是减少发送一帧图像。假设第N帧为切换帧，出现图像是:…，N-2，N-1，N+1, N+2...，对使用者无任何影响。
[0040](3)对于切换帧的次数，假设为hd-sdi传输1080P25图像，假定使用5ppm的时钟晶振。在最差情况下，1.485Gbps*5ppm=7425个时钟误差。一帧数据为1.485G/25=59.4M，出现丢掉一帧或重复发送一帧的总帧数为59.4M/7425=8000帧。即8000/25=320秒出现一次丢一帧或重复一帧的情况。
[0041](4)以1080P25图像为例，将固定产生0.04秒延迟。
[0042]请参见图10，图10是图7所示中继器的另一种实施方式的电路原理方框结构示意图。从图可知，还包括FPGA芯片和内存模块，所述FPGA芯片包括，
SDI接收模块71，用于从均衡器41接收串行视频信号，将串行视频信号转换为并行视频信号，输入给外部缓存控制和指针控制模块77 ；
外部缓存控制和指针控制模块77，与缓存模块74配合，对并行视频信号加以处理；
缓存模块74，仅有I区，缓存容量为I帧以上；缓存总容量为每帧数据的整数倍； 所述外部缓存控制和指针控制模块77对并行视频信号的处理过程如下:
首先，所述外部缓存控制和指针控制模块77以原始时钟频率将并行视频数据写入缓存模块74，接着，所述外部缓存控制和指针控制模块77以本地时钟频率读出所写入的数据，并发送给SDI发送模块73 ；以上述写入和读出的方式，连续不断地写入、读出所有并行视频数据；
如原始时钟频率与本地时钟频率存在误差时，按下述方式处理:
当读出速度大于写入速度时，读出针追上写入针，读出针直接跳过当前写入针，继续读出，当读完该帧数据时，再跳回该帧的帧头部分继续读出；
当读出速度小于写入速度，写入针追上读出针，写入针直接跳过当前读出针，继续写
Λ；本地时钟发生器78，产生新的本地时钟频率，供外部缓存控制和指针控制模块77和SDI发送模块73使用；
SDI发送模块73，将并行视频信号重新加载本地时钟频率，并将并行视频信号转换为串行视频信号后传输给线缆驱动器43。
[0043]具体地说，开始阶段，图像第一帧第一个数据写入任意存储块的第一个存储单元，与此同时，同样读出任意存储块的第一存储单元进行发送数据。按照存储一帧为例，由于本地时钟和恢复时钟存在误差。产生2种情况，分别是读快(本地时钟比恢复时钟快)和写快(本地时钟币恢复时钟慢)。即产生数据追尾的结果。按照如下方式处理:
(I)当读快时，出现某个存储单元在写入的同时，同时读取数据，并且其他所有数据都已经读出发送一次，此时将出现读到上一帧数据，假设情况在第N帧出现，图像表现是:…，N-2, N-1, N, N, N+1...，对使用者无任何影响。
[0044](2)当写快时，出现某个存储单元在写入的同时，同时读取数据，并且其他所有数据均未读出发送一次。此时将出现读少一帧数据。假设情况在第N帧出现，图像表现是:…，N-2, N-1, N+1, N+2…，对 使用者无任何影响。
[0045](3)对于发生重复一帧或丢失一帧表现的次数，假设为hd-sdi传输1080P25图像，假定使用5ppm的时钟晶振。在最差情况下，1.485Gbps*5ppm=7425个时钟误差。一帧数据为1.485G/25=59.4M，出现丢掉一帧或重复发送一帧的总帧数为59.4M/7425=8000帧。即8000/25=320秒出现一次丢一帧或重复一帧的情况。
[0046](4)以1080P25图像为例，产生的图像延迟将是浮动时间，从O到0.04秒。在存储超过2帧的情况下，出现重复或丢失一帧的频率是320秒的2倍，但是延迟将会变成从O到
0.08秒。存储其他帧数以此类推。
[0047]实施例2，
请参见图13、图14和图15，本发明还提第二种SDI中继线，包括单芯同轴线缆1、上级侧连接器2和下级侧连接器3，所述单芯同轴线缆I被配置为传输视频信号；
所述上级侧连接器2被设置在所述单芯同轴线缆I和电源线14的一端处，并且被配置为将所述单芯同轴线缆I和电源线14分别连接到上级的单芯同轴线缆和电源线；所述下级侧连接器3被设置在所述单芯同轴线缆I和电源线14的另一端处，并且被配置为将所述单芯同轴线缆I和电源线14分别连接到下级的单芯同轴线缆和电源线；图12中，电源线的连接头与单芯同轴线缆I的上级侧连接器2或下级侧连接器3是分成两个的，实际上，也可以只设一个连接头，即用于单芯同轴线缆的连接，也用于电源线的连接；在图13中还画有一对备用线15，这对备用线15即可以作电源线的备用，也可以在电源线14正常时，作为控制信号线使用。
[0048]在所述单芯同轴线缆I之中串接有中继器4 ;所述中继器4至少包括用于从上级接收视频信号的均衡器41 (参见图3)、用于提高时钟品质的时钟恢复去抖芯片42，以及用于加强驱动能力的线缆驱动器43，所述均衡器41将所接收到的视频信号传输给所述时钟恢复去抖芯片42，所述时钟恢复去抖芯片42将时钟去抖后的视频信号传输给线缆驱动器43，经加强驱动力后传输给下级；所述电源线14为同级的中继器4和后级设备提供电源，所述后级设备可以下一级的SDI中继线或监控设备；
在所述单芯同轴线缆1、电源线14和中继器4外设有被覆层8，所述被覆层8将所述上级侧连接器2、单芯同轴线缆1、电源线14、中继器4和下级侧连接器3做成一根整体的线状结构，所述被覆层8可以做成防水结构的(参见图14)，也可以将中继器的两端做成圆弧状，以方便野外拖拉。
[0049]本发明第二种实施例中的中继器的改进，同上述的图4-图10的说明，具体说明如下:
请参见图4和图5，本发明中继器4还包括FPGA芯片7，所述FPGA芯片7包括，
SDI接收模块71，用于从均衡器41接收串行视频信号，将串行视频信号转换为并行视频信号，并同时将并行视频的原始时钟信号输入给时钟恢复去抖芯片42 ；
缓存模块72，用于缓存并行视频信号；
SDI发送模块73，将并行视频信号重新加载去抖后的时钟信号，并将并行视频信号转换为串行视频信号后传输给线缆驱动器43 ；
所述时钟恢复去抖芯片42从SDI接收模块71获取原始时钟信号，恢复去抖后重新输送给SDI发送模块73。
[0050]请参见图4和图6，本发明中继器还可设计为包括FPGA芯片7和内存模块74，所述FPGA芯片7包括，
SDI接收模块71，用于从均衡器41接收串行视频信号，将串行视频信号转换为并行视频信号，并同时将并行视频的原始时钟信号输入给时钟恢复去抖芯片42 ；
压缩处理模块75，与内存模块74配合，将从SDI接收模71块获得的视频信号按预定格式压缩后，预定格式可以JPG等格式，输送给缓存模块72 ；
缓存模块72，用于缓存并行视频信号；
SDI发送模块73，将并行视频信号重新加载去抖后的时钟信号，并将并行视频信号转换为串行视频信号后传输给线缆驱动器43 ；
所述时钟恢复去抖芯片42从SDI接收模块71获取原始时钟信号，恢复去抖后通过降频模块76降低频率后，再输送给SDI发送模块73。
[0051]请参见图7和图8，本发明中断器还可设计为包括FPGA芯片7和内存模块74，所述FPGA芯片7包括，
SDI接收模块71，用于从均衡器41接收串行视频信号，将串行视频信号转换为并行视频信号，输入给外部缓存控制和指针控制模块77 ；
外部缓存控制和指针控制模块77，与缓存模块74配合，对并行视频信号加以处理；
缓存模块74，分为两个缓存区，即缓存A区741和缓存B区742 ;所述缓存A区741和缓存B区742又被分成至少两节，即A区数据第一节Al、A区数据第二节A2、B区数据第一节B1、B区数据第二节B2，每节可容纳I帧数据(参见图9)；
所述外部缓存控制和指针控制模块77对并行视频信号的处理过程如下:
开始时，所述外部缓存控制和指针控制模块77以原始时钟频率将并行视频数据同时写入缓存A区741和缓存B区742，当写满缓存A区741和缓存B区742的第一节Al、BI，开始写入第二节A2、B2时，所述外部缓存控制和指针控制模块77从缓存A区741和缓存B区742中的任意一个缓存区的第一节(Al或BI)以本地时钟频率读出第一节(Al或BI)内的数据(本地时钟频率由本地时钟发生器78产生)，发送给SDI发送模块73 ;以上述写入和读出的方式，连续不断地写入、读出所有并行视频数据；如原始时钟频率与本地时钟频率存在误差时，按下述方式处理:
当读出速度大于写入速度，出现缓存A区数据第一节Al或缓存B区数据第一节BI的数据在写入时，读出数据也在缓存A区数据第一节Al或缓存B区数据第一节BI同时发生，所述外部缓存控制和指针控制模块77切换到读出缓存B区数据第一节BI或缓存A区数据第一节Al的数据，当读完缓存B区数据第一节BI或A区数据第一节Al数据时，再切换回到缓存A区数据第一节Al或缓存B区数据第一节BI继续读出数据；
当读出速度小于写入速度，出现缓存A区数据第二节A2或缓存B区数据第二节B2的数据在读出时，写入数据也在缓存A区数据第二节A2或缓存B区数据第二节B2同时发生，所述外部缓存控制和指针控制模块切换到读出缓存A区数据第一节Al或缓存B区数据第一节BI的数据，当读完缓存A区数据第一节Al或缓存B区数据第一节BI的数据时，再直接读出缓存A区数据第二节A2或缓存B区数据第二节B2的数据；
本地时钟发生器78，产生新的本地时钟频率，供外部缓存控制和指针控制模块77和SDI发送模块73使用；
SDI发送模块43，将并行视频信号重新加载本地时钟频率，并将并行视频信号转换为串行视频信号后传输给线缆驱动器43。
[0052]具体地说，开始阶段，从缓存A区任意位置开始存储数据，同时，在缓存B区进行备份存储同样数据。为方便描述，用Al第一个缓存单元来描述。缓存Al写入第I帧第一个数据，同时BI写入第I帧第一个数据。当写满一帧时，开始写A2，B2的第一个缓存单元并且开始从Al读出数据发送。
[0053]3.由于本地时钟和恢复时钟存在误差。产生2种情况，分别是读快(本地时钟比恢复时钟快)和写快(本地时钟币恢复时钟慢`)。即产生数据追尾的结果。按照如下方式处理:
备注:出现读写是同一个存储单元可能发生在任意位置，为描述方便，将此存储单元假定在Al区第一个存储单元。
[0054](I)当读快时，出现Al第一个数据写的同时，读数据也同时发生，并且Al，A2的所有数据都已被读出发送。此时切换读BI的数据，同时不再同时拷贝数据写入BI区，当读完BI区数据时，再切换回Al区继续读数据，此时写数据正好写A2区第一个数据，且继续拷贝写入B区数据。出现的效果是重新发送了一帧图像。假设第N帧为切换帧，出现图像是:...，N-2, N-1, N, N, N+1...，对使用者无任何影响。
[0055](2)当写快是，出现Al第一个数据写的同时，读数据也同时发生，并且Al，A2的所有数据都未被读出发送。此时切换读数据到A2第一个数据。出现的效果是减少发送一帧图像。假设第N帧为切换帧，出现图像是:…，N-2，N-1，N+1, N+2...，对使用者无任何影响。
[0056](3)对于切换帧的次数，假设为hd-sdi传输1080P25图像，假定使用5ppm的时钟晶振。在最差情况下，1.485Gbps*5ppm=7425个时钟误差。一帧数据为1.485G/25=59.4M，出现丢掉一帧或重复发送一帧的总帧数为59.4M/7425=8000帧。即8000/25=320秒出现一次丢一帧或重复一帧的情况。
[0057](4)以1080P25图像为例，将固定产生0.04秒延迟。
[0058]请参见图10，图10是图7所示中继器的另一种实施方式的电路原理方框结构示意图。从图可知，还包括FPGA芯片和内存模块，所述FPGA芯片包括，
SDI接收模块71，用于从均衡器41接收串行视频信号，将串行视频信号转换为并行视频信号，输入给外部缓存控制和指针控制模块77 ；
外部缓存控制和指针控制模块77，与缓存模块74配合，对并行视频信号加以处理；
缓存模块74，仅有I区，缓存容量为I帧以上；缓存总容量为每帧数据的整数倍； 所述外部缓存控制和指针控制模块77对并行视频信号的处理过程如下:
首先，所述外部缓存控制和指针控制模块77以原始时钟频率将并行视频数据写入缓存模块74，接着，所述外部缓存控制和指针控制模块77以本地时钟频率读出所写入的数据，并发送给SDI发送模块73 ；以上述写入和读出的方式，连续不断地写入、读出所有并行视频数据；
如原始时钟频率与本地时钟频率存在误差时，按下述方式处理:
当读出速度大于写入速度 时，读出针追上写入针，读出针直接跳过当前写入针，继续读出，当读完该帧数据时，再跳回该帧的帧头部分继续读出；
当读出速度小于写入速度，写入针追上读出针，写入针直接跳过当前读出针，继续写
A ；
本地时钟发生器78，产生新的本地时钟频率，供外部缓存控制和指针控制模块77和SDI发送模块73使用；
SDI发送模块73，将并行视频信号重新加载本地时钟频率，并将并行视频信号转换为串行视频信号后传输给线缆驱动器43。
[0059]具体地说，开始阶段，图像第一帧第一个数据写入任意存储块的第一个存储单元，与此同时，同样读出任意存储块的第一存储单元进行发送数据。按照存储一帧为例，由于本地时钟和恢复时钟存在误差。产生2种情况，分别是读快(本地时钟比恢复时钟快)和写快(本地时钟币恢复时钟慢)。即产生数据追尾的结果。按照如下方式处理:
(I)当读快时，出现某个存储单元在写入的同时，同时读取数据，并且其他所有数据都已经读出发送一次，此时将出现读到上一帧数据，假设情况在第N帧出现，图像表现是:…，N-2, N-1, N, N, N+1...，对使用者无任何影响。
[0060](2)当写快时，出现某个存储单元在写入的同时，同时读取数据，并且其他所有数据均未读出发送一次。此时将出现读少一帧数据。假设情况在第N帧出现，图像表现是:...，N-2, N-1, N+1, N+2…，对使用者无任何影响。
[0061](3)对于发生重复一帧或丢失一帧表现的次数，假设为hd-sdi传输1080P25图像，假定使用5ppm的时钟晶振。在最差情况下，1.485Gbps*5ppm=7425个时钟误差。一帧数据为1.485G/25=59.4M，出现丢掉一帧或重复发送一帧的总帧数为59.4M/7425=8000帧。即8000/25=320秒出现一次丢一帧或重复一帧的情况。
[0062](4)以1080P25图像为例，产生的图像延迟将是浮动时间，从O到0.04秒。在存储超过2帧的情况下，出现重复或丢失一帧的频率是320秒的2倍，但是延迟将会变成从O到
0.08秒。存储其他帧数以此类推。
[0063]请参见图16，图16是本发明的使用状态结构示意图。它说明的是本发明SDI中继线在数字传输领域的应用，从图可以看出，数字摄像机9获取的视频信号，经过本发明的SDI中继线多级传输后最后可以到达很远的监控设备91或录像机，电源可从供电设备92输入。
[0064]本发明可以解决现有SDI数据在传输过程中，因为干扰产生时钟品质降低，使用硬件中继方式，超过5级中继后无法将时钟恢复。利用本发明，可在传统的第三根或第四根时，采用一根本发明的具有本地时的SDI数据线一根，克服“频偏”问题。
[0065]“频偏”的产生主要是因为非同步时钟造成，表现为数据“溢出”和“读空”，解决问题的方式是通过缓存一帧图像(一个数据包)，实现不产生溢出和读空。但是将产生延迟问题，按照25帧图像计算，缓存一级，将产生0.04秒延迟。
[0066]解决延迟的问题唯一的做法是尽可能的降低延迟时间，实现视觉无延迟。本发明有两种方式可以解决。
[0067]一是采用本发明的加强型加强型中继线，每次提高传输信号时钟品质，加强驱动能力。
[0068]二是采用本发明中的缓存型中继线，缓存部分或一帧图像，避开“频偏”难题，使用全新的本地时钟发送数据。
[0069]在现实使用中，本发明可以实现无限级中继，如:设总距离为L，每条中继线长度为N,则满足:
L<6N时，使用f 5根加强型中继线+1根普通同轴电缆即可。
[0070]6N〈L>11N时，使用5根“加强型中继线”+1根“缓存型中继线”+5根“加强型中继线”即可。
[0071]L>12N时，以此类推。
[0072]本发明具有如下特点，一是可实现无限级中继传输，供电不足部分额外补充即可；二是SDI中继线自带中继电路供电和SDI摄像机电源；三是可衍生带压缩传输数据，即做视觉无损压缩图像数据(JPEG/H.264/H.265压缩等)后，降低传输速率，延长传输距离到300-500米；四是可通过单芯片处理方式实现彻底的小型化和低成本化。
【权利要求】
1.一种SDI中继线，其特征在于，包括:单芯同轴线缆、上级侧连接器和下级侧连接器，所述单芯同轴线缆被配置为即传输视频信号，同时也为下级提供电源； 所述上级侧连接器被设置在所述单芯同轴线缆的一端处，并且被配置为将所述单芯同轴线缆连接到上级设备；所述下级侧连接器被设置在所述单芯同轴线缆的另一端处，并且被配置为将所述单芯同轴线缆连接到下级设备； 在所述单芯同轴线缆之中串接有中继器；所述中继器至少包括用于从上级接收视频信号的均衡器、用于提高时钟品质的时钟恢复去抖芯片，以及用于加强驱动能力的线缆驱动器，所述均衡器将所接收到的视频信号传输给所述时钟恢复去抖芯片，所述时钟恢复去抖芯片将时钟去抖后的视频信号传输给线缆驱动器，经加强驱动力后传输给下级；取电模块从单芯同轴线缆获取电流,并通过加电模块将所述电流传输给后级； 在所述单芯同轴线缆和中继器外设有被覆层，将所述上级侧连接器、单芯同轴线缆、中继器和下级侧连接器做成一根整体的线状结构。
2.根据权利要求1所述的SDI中继线，其特征在于，还包括FPGA芯片，所述FPGA芯片包括， SDI接收模块，用于从均衡器接收串行视频信号，将串行视频信号转换为并行视频信号，并同时将并行视频的原时钟信号输入给时钟恢复去抖芯片； 缓存模块，用于缓存并行视频信号； SDI发送模块，将并行视频信号重新加载去抖后的时钟信号，并将并行视频信号转换为串行视频信号后传输给线缆驱动器； 所述时钟恢复去抖芯片从SDI接收模块获取原始时钟信号，恢复去抖后重新输送给SDI发送模块。
3.根据权利要求1所述的SDI中继线，其特征在于，还包括FPGA芯片和内存模块，所述FPGA芯片包括， SDI接收模块，用于从均衡器接收串行视频信号，将串行视频信号转换为并行视频信号，并同时将并行视频的原时钟信号输入给时钟恢复去抖芯片； 压缩处理模块，与内存模块配合，将从SDI接收模块获得的视频信号按预定格式压缩后，输送给缓存模块； 缓存模块，用于缓存并行视频信号； SDI发送模块，将并行视频信号重新加载去抖后的时钟信号，并将并行视频信号转换为串行视频信号后传输给线缆驱动器； 所述时钟恢复去抖芯片从SDI接收模块获取原始时钟信号，恢复去抖后通过降频模块降低频率后，再输送给SDI发送模块。
4.根据权利要求1所述的SDI中继线，其特征在于，还包括FPGA芯片和内存模块，所述FPGA芯片包括， SDI接收模块，用于从均衡器接收串行视频信号，将串行视频信号转换为并行视频信号，输入给外部缓存控制和指针控制模块； 外部缓存控制和指针控制模块，与缓存模块配合，对并行视频信号加以处理； 缓存模块，分为两个缓存区，即缓存A区和缓存B区；所述缓存A区和缓存B区又被分成至少两节，即A区数据第一节(A1)、A区数据第二节(A2)、B区数据第一节(B1)、B区数据第二节(B2)，每节可容纳I帧数据； 所述外部缓存控制和指针控制模块对并行视频信号的处理过程如下: 开始时，所述外部缓存控制和指针控制模块以原始时钟频率将并行视频数据同时写入缓存A区和缓存B区，当写满缓存A区和缓存B区的第一节，开始写入第二节时，所述外部缓存控制和指针控制模块从缓存A区和缓存B区中的任意一个缓存区的第一节以本地时钟频率读出第一节内的数据，发送给SDI发送模块；以上述写入和读出的方式，连续不断地写入、读出所有并行视频数据； 如原始时钟频率与本地时钟频率存在误差时，按下述方式处理: 当读出速度大于写入速度，出现缓存A区数据第一节(Al)或缓存B区数据第一节(BI)的数据在写入时，读出数据也在缓存A区数据第一节(Al)或缓存B区数据第一节(BI)同时发生，所述外部缓存控制和指针控制模块切换到读出缓存B区数据第一节(BI)或缓存A区数据第一节(Al)的数据，当读完缓存B区数据第一节(BI)或缓存A区数据第一节(Al)数据时，再切换回到缓存A区数据第一节(Al)或缓存B区数据第一节(BI)继续读出数据；当读出速度小于写入速度，出现缓存A区数据第二节(A2)或缓存B区数据第二节(B2)的数据在读出时，写入数据也在缓存A区数据第二节(A2)或缓存B区数据第二节(B2)同时发生，所述外部缓存控制和指针控制模块切换到读出缓存A区数据第一节(Al)或缓存B区数据第一节(BI)的数据，当读完缓存A区数据第一节(Al)或缓存B区数据第一节(BI)的数据时，再直接读出缓存A区数据第二节(A2)或缓存B区数据第`二节(B2)的数据； 本地时钟发生器，产生新的本地时钟频率，供外部缓存控制和指针控制模块和SDI发送模块使用； SDI发送模块，将并行视频信号重新加载本地时钟频率，并将并行视频信号转换为串行视频信号后传输给线缆驱动器。
5.根据权利要求1所述的SDI中继线，其特征在于，还包括FPGA芯片和内存模块，所述FPGA芯片包括， SDI接收模块，用于从均衡器接收串行视频信号，将串行视频信号转换为并行视频信号，输入给外部缓存控制和指针控制模块； 外部缓存控制和指针控制模块，与缓存模块配合，对并行视频信号加以处理； 缓存模块，仅有I区，缓存容量为I帧以上；缓存总容量为每帧数据的整数倍； 所述外部缓存控制和指针控制模块对并行视频信号的处理过程如下: 首先，所述外部缓存控制和指针控制模块以原始时钟频率将并行视频数据写入缓存模块，接着，所述外部缓存控制和指针控制模块以本地时钟频率读出所写入的数据，并发送给SDI发送模块；以上述写入和读出的方式，连续不断地写入、读出所有并行视频数据； 如原始时钟频率与本地时钟频率存在误差时，按下述方式处理: 当读出速度大于写入速度时，读出针追上写入针，读出针直接跳过当前写入针，继续读出，当读完该帧数据时，再跳回该帧的帧头部分继续读出； 当读出速度小于写入速度，写入针追上读出针，写入针直接跳过当前读出针，继续写A ； 本地时钟发生器，产生新的本地时钟频率，供外部缓存控制和指针控制模块和SDI发送模块使用；SDI发送模块，将并行视频信号重新加载本地时钟频率，并将并行视频信号转换为串行视频信号后传输给线缆驱动器。
6.一种SDI中继线，其特征在于，包括:单芯同轴线缆、上级侧连接器和下级侧连接器，所述单芯同轴线缆被配置为传输视频信号； 所述上级侧连接器被设置在所述单芯同轴线缆和电源线的一端处，并且被配置为将所述单芯同轴线缆和电源线分别连接到上级的单芯同轴线缆和电源线；所述下级侧连接器被设置在所述单芯同轴线缆和电源线的另一端处，并且被配置为将所述单芯同轴线缆和电源线分别连接到下级的单芯同轴线缆和电源线； 在所述单芯同轴线缆之中串接有中继器；所述中继器至少包括用于从上级接收视频信号的均衡器、用于提高时钟品质的时钟恢复去抖芯片，以及用于加强驱动能力的线缆驱动器，所述均衡器将所接收到的视频信号传输给所述时钟恢复去抖芯片，所述时钟恢复去抖芯片将时钟去抖后的视频信号传输给线缆驱动器，经加强驱动力后传输给下级；所述电源线为同级的中继器和后级提供电源； 在所述单芯同 轴线缆、电源线和中继器外设有被覆层，将所述上级侧连接器、单芯同轴线缆、电源线、中继器和下级侧连接器做成一根整体的线状结构。
7.根据权利要求6所述的SDI中继线，其特征在于，还包括FPGA芯片，所述FPGA芯片包括， SDI接收模块，用于从均衡器接收串行视频信号，将串行视频信号转换为并行视频信号，并同时将并行视频的原时钟信号输入给时钟恢复去抖芯片； 缓存模块，用于缓存并行视频信号； SDI发送模块，将并行视频信号重新加载去抖后的时钟信号，并将并行视频信号转换为串行视频信号后传输给线缆驱动器； 所述时钟恢复去抖芯片从SDI接收模块获取原始时钟信号，恢复去抖后重新输送给SDI发送模块。
8.根据权利要求6所述的SDI中继线，其特征在于，还包括FPGA芯片和内存模块，所述FPGA芯片包括， SDI接收模块，用于从均衡器接收串行视频信号，将串行视频信号转换为并行视频信号，并同时将并行视频的原时钟信号输入给时钟恢复去抖芯片； 压缩处理模块，与内存模块配合，将从SDI接收模块获得的视频信号按预定格式压缩后，输送给缓存模块； 缓存模块，用于缓存并行视频信号； SDI发送模块，将并行视频信号重新加载去抖后的时钟信号，并将并行视频信号转换为串行视频信号后传输给线缆驱动器； 所述时钟恢复去抖芯片从SDI接收模块获取原始时钟信号，恢复去抖后通过降频模块降低频后，再输送给SDI发送模块。
9.根据权利要求6所述的SDI中继线，其特征在于，还包括FPGA芯片和内存模块，所述FPGA芯片包括， SDI接收模块，用于从均衡器接收串行视频信号，将串行视频信号转换为并行视频信号，输入给外部缓存控制和指针控制模块；外部缓存控制和指针控制模块，与缓存模块配合，对并行视频信号加以处理； 缓存模块，分为两个缓存区，即缓存A区和缓存B区；所述缓存A区和缓存B区又被分成至少两节，即A区数据第一节(A1)、A区数据第二节(A2)、B区数据第一节(B1)、B区数据第二节(B2)，每节可容纳I帧数据； 所述外部缓存控制和指针控制模块对并行视频信号的处理过程如下: 开始时，所述外部缓存控制和指针控制模块以原始时钟频率将并行视频数据同时写入缓存A区和缓存B区，当写满缓存A区和缓存B区的第一节，开始写入第二节时，所述外部缓存控制和指针控制模块从缓存A区和缓存B区中的任意一个缓存区的第一节以本地时钟频率读出第一节内的数据，发送给SDI发送模块；以上述写入和读出的方式，连续不断地写入、读出所有并行视频数据； 如原始时钟频率与本地时钟频率存在误差时，按下述方式处理: 当读出速度大于写入速度，出现缓存A区数据第一节(Al)或缓存B区数据第一节(BI)的数据在写入时，读出数据也在缓存A区数据第一节(Al)或缓存B区数据第一节(BI)同时发生，所述外部缓存控制和指针控制模块切换到读出缓存B区数据第一节(BI)或缓存A区数据第一节(Al)的数据，当读完缓存B区数据第一节(BI)或缓存A区数据第一节(Al)数据时，再切换回到缓存A区数据第一节(Al)或缓存B区数据第一节(BI)继续读出数据；当读出速度小于写入速度，出现缓存A区数据第二节(A2)或缓存B区数据第二节(B2)的数据在读出时，写入数据也在缓存A区数据第二节(A2)或缓存B区数据第二节(B2)同时发生，所述外部缓存控制和指针控制模块切换到读出缓存A区数据第一节(Al)或缓存B区数据第一节(BI)的数据，当读完缓存A区数据第一节(Al)或缓存B区数据第一节(BI)的数据时，再直接读出缓存A区数据第二节(A2)或缓存B区数据第二节(B2)的数据； 本地时钟发生器，产生新的本地时钟频率，供外部缓存控制和指针控制模块和SDI发送模块使用； SDI发送模块，将并行视频信号重新加载本地时钟频率，并将并行视频信号转换为串行视频信号后传输给线缆驱动器。
10.根据权利要求6所述的SDI中继线，其特征在于，还包括FPGA芯片和内存模块，所述FPGA芯片包括， SDI接收模块，用于从均衡器接收串行视频信号，将串行视频信号转换为并行视频信号，输入给外部缓存控制和指针控制模块； 外部缓存控制和指针控制模块，与缓存模块配合，对并行视频信号加以处理； 缓存模块，仅有I区，缓存容量为I帧以上；缓存总容量为每帧数据的整数倍； 所述外部缓存控制和指针控制模块对并行视频信号的处理过程如下: 首先，所述外部缓存控制和指针控制模块以原始时钟频率将并行视频数据写入缓存模块，接着，所述外部缓存控制和指针控制模块以本地时钟频率读出所写入的数据，并发送给SDI发送模块；以上述写入和读出的方式，连续不断地写入、读出所有并行视频数据； 如原始时钟频率与本地时钟频率存在误差时，按下述方式处理: 当读出速度大于写入速度时，读出针追上写入针，读出针直接跳过当前写入针，继续读出，当读完该帧数据时，再跳回该帧的帧头部分继续读出； 当读出速度小于写入速度，写入针追上读出针，写入针直接跳过当前读出针，继续写A ； 本地时钟发生器，产生新的本地时钟频率，供外部缓存控制和指针控制模块和SDI发送模块使用； SDI发送模块，将并行视频信号重新加载本地时钟频率，并将并行视频信号转换为串行视频信号后传输给线缆驱 动器。
【文档编号】H04N7/10GK103458214SQ201310415884
【公开日】2013年12月18日 申请日期:2013年9月13日 优先权日:2013年9月13日
【发明者】蔡意兴 申请人:蔡意兴