一种提高adc+fpga数字接收系统灵敏度的抖动发生装置及抖动产生方法
【专利摘要】本发明属于信号处理【技术领域】，涉及一种提高ADC+FPGA的数字接收系统灵敏度的抖动发生装置及抖动产生方法，装置包括耦合器、模拟数字转换器、数字模拟转换器、模拟低通滤波器、放大器和现场可编程逻辑阵列，其中，耦合器、模拟数字转换器、现场可编程逻辑阵列顺次连接，现场可编程逻辑阵列与数字模拟转换器、模拟低通滤波器、放大器、耦合器顺次连接。本发明产生的窄带抖动信号频率范围实时可变，可降低ADC引入的失真，抑制杂散信号，提高数字接收系统的灵敏度和动态范围，且电路简单，成本低廉，操作灵活，通用性强。
【专利说明】—种提高ADC+FPGA数字接收系统灵敏度的抖动发生装置及抖动产生方法
【技术领域】
[0001]本发明涉及一种提高数字接收系统灵敏度的技术，尤其涉及一种提高ADC+FPGA数字接收系统灵敏度的抖动发生装置及抖动产生方法，属于信号处理【技术领域】。
【背景技术】
[0002]随着现场可编程逻辑阵列(FPGA)的发展，越来越多的数字接收系统采用ADC+FPGA的方案。高速高分辨率的模拟数字转换器(ADC)是数字接收系统中至关重要的一环，与系统的信噪比、无杂散动态范围和ADC的位数(即精度)、线性度息息相关。众所周知，ADC本身固有的微分非线性和量化误差不可避免，导致信号在量化后引入了输入信号的谐波和杂散。而在一些周期性的输入信号的采样系统中，由ADC微分非线性和量化误差引入的失真尤为明显，从而影响了数字接收系统的灵敏度。
[0003]为了克服这些失真，最好的方法是引入抖动(Dither)。抖动技术是在ADC模拟输入信号中加入一种‘抖动’信号，它相对于ADC的模拟输入信号是随机的，Dither的作用就是打破输入信号与采样时钟的固有的相互关系，迫使量化误差造成的伪信号均匀地分散到所有的频率分量中，使得ADC产生的杂散信号变成一个无周期的随机信号，能够随机化ADC的非线性，从而提高ADC的无杂散动态范围和检测小信号的能力。
[0004]在多种抖动信号的实现形式中，大幅度的窄带抖动信号实现起来较为容易，其原则是确保窄带抖动信号和分析频带不重叠，同时抖动信号与输入信号的交调产物也位于分析频带之外。
[0005]常见的用于接收系统的抖动信号的发生存在以下缺陷:1.通用性和灵活性差，只能生成单一频段的抖动信号。DC —侧的一定幅度的抖动信号不能应用于基带信号接收系统，因为基带信号的中心频率为零，DC端的抖动其频带与分析信号带宽相重叠，反而恶化了动态范围，降低了灵敏度，因此无法应用于基带信号分析；Fs/2(Fs为采样率)一侧的一定幅度的抖动信号不能应用于频率位于Fs/2附近的信号，因为频率在Fs/2附近的信号与Fs/2端的抖动带宽相重叠，反而恶化了动态范围，降低了灵敏度，导致无法应用于信号频率在Fs/2的采集系统。2.有些抖动信号的产生基于VCO或者其他模拟噪声源，所需器件多，电路复杂，成本高。
[0006]因此，能否设计一种新型的抖动发生装置及抖动产生方法以克服上述缺陷，成为本领域技术人员有待解决的技术难题。
【发明内容】
[0007]有鉴于现有技术的上述缺陷，本发明旨在提供一种提高ADC+FPGA的数字接收系统灵敏度的抖动发生装置及抖动产生方法，其在基于ADC+FPGA的数字接收系统，产生偏离信号频率的窄带抖动信号(频率范围实时可变，避免抖动信号与分析信号发生频带重叠)，加扰要接收的信号，然后在FPGA中进行数字信号处理，滤除掉窄带抖动信号，可以降低ADC引入的失真，抑制杂散信号，提高数字接收系统的灵敏度和动态范围。
[0008]本发明是这样实现的，该提高ADC+FPGA的数字接收系统灵敏度的抖动发生装置包括:耦合器、模拟数字转换器、数字模拟转换器、模拟低通滤波器、放大器和现场可编程逻辑阵列，其中，耦合器、模拟数字转换器、现场可编程逻辑阵列顺次连接，现场可编程逻辑阵列与数字模拟转换器、模拟低通滤波器、放大器、耦合器顺次连接。
[0009]在一些技术方案中，耦合器将无混叠的模拟输入信号和窄带抖动信号耦合，产生带有抖动的模拟输入信号，模拟数字转换器将抖动的模拟输入信号量化成数字信号，数字模拟转换器将抖动的二进制数字信号转变为离散信号，模拟低通滤波器对数字模拟转换器输出的离散噪声信号进行滤波，滤除杂散和谐波信号，输出连续的窄带抖动信号，放大器将窄带抖动信号放大。
[0010]在一些技术方案中，现场可编程逻辑阵列中包括数字信号处理模块，用于将接收到的模拟数字转换器采集的数字信号进行处理，滤除抖动信号并计算接收信号信息。
[0011]在一些技术方案中，现场可编程逻辑阵列中还包括抖动信号发生模块，在现场可编程逻辑阵列中实现伪随机码发生，经数字滤波后变为窄带数字噪声，然后再进入数字模拟转换器，将二进制数字信号转变为离散信号，再通过模拟低通滤波器，将离散信号转变为连续噪声信号，再放大，去加扰模拟输入信号。
[0012]在一些技术方案中，抖动信号发生模块包括顺次连接的伪随机码发生器和数字带通滤波器，数字带通滤波器与数字模拟转换器相连接。
[0013]在一些技术方案中，现场可编程逻辑阵列中还包括噪声信号控制模块。
[0014]在一些技术方案中，本发明还公开了一种提高ADC+FPGA的数字接收系统灵敏度的抖动产生方法，包括如下步骤:步骤一，现场可编程逻辑阵列FPGA接收模拟输入信号的频率信息，据此控制抖动信号发生模块中的数字带通滤波器的系数，从而控制窄带抖动噪声信号的中心频率和带宽；步骤二，伪随机码发生器工作，输出的伪随机码进入数字带通滤波器；步骤三，滤波输出的窄带噪声信号依次进入DAC、模拟低通滤波器和放大器，最后通过耦合器加扰中频信号；步骤四，ADC采集信号，进入FPGA进行数字信号处理，通过数字信号处理模块滤除抖动信号，得到数字量输出信息。
[0015]在一些技术方案中，在步骤一中，使噪声信号的中心频率在O-Fs/2的某个频点上，从而保证抖动信号与模拟输入信号的频带不重叠，Fs为采样率。
[0016]与现有技术相比，本发明的有益效果如下:
[0017]1.窄带抖动信号频率实时可变，ADC的接收信号频率不再受抖动信号限制。
[0018]2.产生窄带抖动噪声，抖动信号频率是在DC?Fs/2 (DC频率为0Hz，Fs为采样率)范围内的一段，可以任意设置，避免产生的抖动其频带与分析信号带宽相重叠，操作灵活，通用性强。
[0019]3.应用在基于ADC+FPGA的数字接收系统，只需要加入很少器件，就可以提高无杂散动态范围和灵敏度，电路简单，成本低。
[0020]以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。
【专利附图】
【附图说明】[0021]图1为本发明的一种提高ADC+FPGA的数字接收系统灵敏度的抖动发生装置的结构示意图。
[0022]图2a为测试信号靠近DC、引入抖动之前的傅立叶变换图。
[0023]图2b为测试信号靠近DC、引入抖动之后的傅立叶变换图。
[0024]图3a为测试信号靠近Fs/2、引入抖动之前的傅立叶变换图。
[0025]图3b为测试信号靠近Fs/2、引入抖动之后的傅立叶变换图。
[0026]符号说明
[0027]I耦合器
[0028]2模拟数字转换器(ADC)
[0029]3数字模拟转换器(DAC)
[0030]4模拟低通滤波器
[0031]5放大器
[0032]6现场可编程逻辑阵列(FPGA)
[0033]61数字信号处理模块
[0034]62抖动信号发生模块
[0035]63抖动信号控制模块
【具体实施方式】
[0036]本发明将抖动(dither)应用在基于ADC+FPGA的数字接收系统，并增加了一些外围部件和内部功能模块，在模拟输入信号进入ADC量化之前，首先和一个窄带模拟抖动信号相叠加，窄带模拟抖动信号为一个幅度恒定，在一定频率范围内随机振荡的随机信号，可以随机化ADC的非线性，提高ADC无杂散动态范围，将ADC非线性产生的谐波的频谱分量被扩展到很宽的频带内，淹没入噪声基底内，从而提高接收机的灵敏度。
[0037]如图1所示为本发明一【具体实施方式】，该提高ADC+FPGA的数字接收系统灵敏度的抖动发生装置主要包括:耦合器1、模拟数字转换器2、数字模拟转换器3、模拟低通滤波器
4、放大器5、现场可编程逻辑阵列6，其中，耦合器1、模拟数字转换器2、现场可编程逻辑阵列6顺次连接，现场可编程逻辑阵列6与数字模拟转换器3、模拟低通滤波器4、放大器5、耦合器I顺次连接。
[0038]耦合器1，将无混叠的模拟输入信号和窄带抖动信号耦合，产生带有抖动的模拟输入信号。
[0039]模拟数字转换器2，将抖动的模拟输入信号量化成数字信号。
[0040]数字模拟转换器3，将抖动的二进制数字信号转变为离散信号。
[0041]模拟低通滤波器4，对数字模拟转换器3输出的离散噪声信号进行滤波，滤除杂散和谐波信号，输出连续的窄带抖动信号。
[0042]放大器5，将窄带抖动信号放大。
[0043]在一较佳实施方式中，现场可编程逻辑阵列6中包括数字信号处理模块61，用于将接收到的模拟数字转换器2采集的数字信号进行处理，滤除加扰的抖动信号，计算接收
信号信息。
[0044]在一较佳实施方式中，数字信号处理模块61中包括数字下变频器和数字滤波器，负责数字检波。
[0045]在一较佳实施方式中，现场可编程逻辑阵列6中还包括抖动信号发生模块62，在FPGA中实现伪随机码发生，经数字滤波后变为窄带数字噪声，然后再进入数字模拟转换器3，将二进制数字信号转变为离散信号，再通过模拟低通滤波器4，将离散信号转变为连续噪声信号，再放大，耦合到模拟信号。
[0046]在一较佳实施方式中，抖动信号发生模块62包括伪随机码发生器和数字带通滤波器，数字带通滤波器与数字模拟转换器3相连接。在该技术方案的基础上，伪随机码发生器产生数字伪随机信号的周期长度要远长于分析处理时间，以保持在分析时间内是随机的。数字伪随机码经过数字带通滤波器，产生窄带噪声信号，然后再进行DAC转换和模拟低通滤波器等，得到连续抖动信号。
[0047]在一较佳实施方式中，现场可编程逻辑阵列6中还包括噪声信号控制模块63，根据接收信号频率，控制抖动信号发生模块62，从而控制抖动信号的频率范围。
[0048]本发明还公开了一种采用上述装置提高ADC+FPGA的数字接收系统灵敏度的抖动产生方法，包括如下步骤:
[0049]步骤一，FPGA接收模拟输入信号的频率信息，据此控制噪声信号的中心频率和带宽，以及控制抖动信号发生模块中的数字带通滤波器的系数(优选地，使噪声信号的中心频率在O-Fs/2的某个频点上，从而保证抖动信号与模拟输入信号的频带不重叠，FS为采样率)；
[0050]步骤二，伪随机码发生器工作，输出的伪随机码进入数字带通滤波器；
[0051]步骤三，滤波输出的窄带噪声信号依次进入DAC、模拟低通滤波器和放大器，最后通过耦合器加扰中频信号；
[0052]步骤四，ADC采集信号，进入FPGA进行数字信号处理，通过数字信号处理模块滤除抖动信号，得到数字量输出信息。
[0053]下面举例简述本发明的方案的具体应用:
[0054]在FPGA中，用32阶线性反馈移位寄存器(LFSR)来实现伪随机码。采用一个模拟运算放大器将FPGA产生的数字伪随机码转换成模拟信号。由ADC前级的耦合器来完成模拟输入信号和窄带抖动信号的叠加，耦合器具体可以是变压器或者高速运算放大器。
[0055]ADC工作的采样速率为60MSPS，模拟输入信号的中心频率为5MHz，将抖动的中心频率设置为30MHz，保证抖动信号与模拟输入信号的频带不重叠。也就是说，测试信号靠近DC端时，为防止抖动信号与测试信号重叠，抖动信号频率在Fs/2端，未引入抖动信号和引入抖动信号的傅立叶变换对比如图2a和图2b。如图2a，大信号频率为模拟输入信号，其他小信号为ADC非线性引入的谐波和杂散。如图2b中的大信号频率为模拟输入信号，谐波和杂散信号淹没到噪声基底之下。
[0056]当模拟输入信号的中心频率为25MHz时，将抖动的中心频率设置为0MHz。也就是说，测试信号靠近FS/2端时，为防止抖动信号与测试信号重叠，抖动信号频率在DC端，未引入抖动信号和引入抖动信号的傅立叶变换对比如图3a和图3b。如图3a，大信号频率为模拟输入信号，其他小信号为ADC非线性引入的谐波和杂散。如图3b中的大信号频率为模拟输入信号，谐波和杂散信号淹没到噪声基底之下。
[0057]以上详细描述了本发明的较佳具体实施例。应当理解，本领域普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本领域技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。
【权利要求】
1.一种提高ADC+FPGA的数字接收系统灵敏度的抖动发生装置，其特征在于，包括:耦合器(I)、模拟数字转换器(2)、数字模拟转换器(3)、模拟低通滤波器(4)、放大器(5)和现场可编程逻辑阵列(6)，其中，所述耦合器(I)、模拟数字转换器(2)、现场可编程逻辑阵列(6)顺次连接，所述现场可编程逻辑阵列(6)与数字模拟转换器(3)、模拟低通滤波器(4)、放大器(5)、耦合器(I)顺次连接。
2.如权利要求1所述的一种提高ADC+FPGA的数字接收系统灵敏度的抖动发生装置，其特征在于，所述耦合器(I)将无混叠的模拟输入信号和窄带抖动信号耦合，产生带有抖动的模拟输入信号，所述模拟数字转换器(2)将抖动的模拟输入信号量化成数字信号，所述数字模拟转换器(3)将抖动的二进制数字信号转变为离散信号，所述模拟低通滤波器(4)对数字模拟转换器(3)输出的离散噪声信号进行滤波，滤除杂散和谐波信号，输出连续的窄带抖动信号，所述放大器(5)将窄带抖动信号放大。
3.如权利要求2所述的一种 提高ADC+FPGA的数字接收系统灵敏度的抖动发生装置，其特征在于，所述现场可编程逻辑阵列(6)中包括数字信号处理模块(61)，用于将接收到的模拟数字转换器(2)采集的数字信号进行处理，滤除加扰的抖动信号，计算接收信号信息。
4.如权利要求3所述的一种提高ADC+FPGA的数字接收系统灵敏度的抖动发生装置，其特征在于，所述数字信号处理模块(61)中包括数字下变频器和数字滤波器。
5.如权利要求2所述的一种提高ADC+FPGA的数字接收系统灵敏度的抖动发生装置，其特征在于，所述现场可编程逻辑阵列(6)中还包括抖动信号发生模块(62)，在现场可编程逻辑阵列中实现伪随机码发生，经数字滤波后变为窄带数字噪声，然后再进入数字模拟转换器(3)，将二进制数字信号转变为离散信号，再通过模拟低通滤波器(4)，将离散信号转变为连续噪声信号，再放大，耦合到模拟输入信号。
6.如权利要求5所述的一种提高ADC+FPGA的数字接收系统灵敏度的抖动发生装置，其特征在于，所述抖动信号发生模块(62)包括伪随机码发生器和数字带通滤波器，所述数字带通滤波器与所述数字模拟转换器(3)相连接。
7.如权利要求2所述的一种提高ADC+FPGA的数字接收系统灵敏度的抖动发生装置，其特征在于，所述现场可编程逻辑阵列(6)中还包括噪声信号控制模块(63)，用于控制抖动信号发生模块(62)，从而控制窄带抖动信号的中心频率和带宽。
8.一种提高ADC+FPGA的数字接收系统灵敏度的抖动产生方法，其特征在于，包括如下步骤: 步骤一，现场可编程逻辑阵列接收模拟输入信号的频率信息，控制抖动信号发生模块中的数字带通滤波器的系数，以及据此控制抖动噪声信号的中心频率和带宽； 步骤二，伪随机码发生器工作，输出的伪随机码进入数字带通滤波器； 步骤三，滤波输出的窄带噪声信号依次进入数字模拟转换器、模拟低通滤波器和放大器，最后通过稱合器加扰输入信号； 步骤四，模拟数字转换器采集带有抖动的信号，进入现场可编程逻辑阵列进行数字信号处理，通过数字信号处理模块滤除抖动信号，得到数字量输出信息。
9.如权利要求8所述的一种提高ADC+FPGA的数字接收系统灵敏度的抖动产生方法，其特征在于，在所述步骤一中，使抖动噪声信号的中心频率在O-Fs/2的某个频点上，保证抖动信号与模拟输入信号的频带不重叠，Fs为采样率。
【文档编号】H04B1/10GK103560800SQ201310561456
【公开日】2014年2月5日 申请日期:2013年11月4日 优先权日:2013年11月4日
【发明者】薛龙 申请人:中国电子科技集团公司第四十一研究所