一种fc-av协议处理电路结构的制作方法
【专利摘要】本发明提供一种FC-AV协议处理电路，包括DDR2读控制模块、异步FIFOA、B、C、D、发送控制0模块、发送控制1模块、接收控制模块、FC核0和FC核1；FC核0和DDR2读控制模块、异步FIFO A、B、发送控制0模块一起组成发送通路0；FC核1和DDR2读控制模块、异步FIFO C、D、发送控制1模块一起组成发送通路1；FC核0和接收控制模块组成接收通路0；FC核1和接收控制模块组成接收通路1；发送通路0和发送通路1一起实现发送双余度功能；接收通路0和接收通路1一起实现接收双余度功能。本发明实现了FC-AV协议电路化，同时具有发送双余度和接收双余度功能。
【专利说明】一种FC-AV协议处理电路结构
【技术领域】
[0001]本发明属于计算机硬件技术，涉及一种FC-AV协议处理电路结构。
【背景技术】
[0002]FC-AV协议定义了音视频数据到FC(光纤通道)的映射办法，将符合VESA标准的音视频映射到FC网络和从FC网络还原音视频数据并输出，然而现有技术中尚未实现该协议处理的电路。
【发明内容】
[0003]本发明提供一种实现FC-AV协议的电路结构。
[0004]本发明的技术解决方案:
[0005]一种FC-AV协议处理电路，包括DDR2读控制模块、异步FIFO A、异步FIFO B、异步FIFO C、异步FIFO D、发送控制O模块、发送控制I模块、接收控制模块、FC核O和FC核I ;DDR2读控制模块输入端经过发送DDR2控制器连接外部发送DDR2存储器，DDR2读控制模块输出端与异步FIFO A、异步FIFO B、异步FIFO C和异步FIFO D输入端连接，异步FIFO A和异步FIFO B输出端与发送控制O模块输入端连接，异步FIFO C和异步FIFO D输出端与发送控制I模块的输入端连接，发送控制O模块和发送控制I模块的输出端分别与FC核O和FC核I的发送通路的输入端连接，接收控制模块的输入端与FC核O和FC核I的接收通路的输出端连接，接收控制模块的输出端经过接收DDR2控制器连接外部接收DDR2存储器。
[0006]上述FC核O和DDR2读控制模块、异步FIFO A、异步FIFO B、发送控制O模块一起组成发送通路O ;所述FC核I和DDR2读控制模块、异步FIFO C、异步FIFO D、发送控制I模块一起组成发送通路I ;FC核O和接收控制模块组成接收通路O ;FC核I和接收控制模块组成接收通路I ;发送通路O和发送通路I 一起实现发送双余度功能；接收通路O和接收通路I一起实现接收双余度功能。
[0007]上述DDR2读控制模块通过发送DDR2存储器写指针信号判断出发送DDR2存储器中有一行视频数据，同时通过异步FIFO A、异步FIFO B、异步FIFO C和异步FIFO D的空信号判断异步FIFO A和异步FIFO C为空，或者异步FIFO B和异步FIFO D为空时，DDR2读控制模块通过发送DDR2控制器从发送DDR2存储器中将视频数据按行读出，并同时写入FIFOA和异步FIFO C，或者同时写入异步FIFO B和异步FIFO D。
[0008]上述异步FIFO A、异步FIFO B、异步FIFO C和异步FIFO D为结构相同，用于按视频行缓存视频有效数据并隔开时钟域的数据缓存器，每个FIFO大小为深度1024，宽度64bit，缓存一行视频有效数据。
[0009]上述发送控制O模块和发送控制I模块内部电路完全相同，一起实现发送双余度功能；发送控制O模块将上级异步FIFO A和异步FIFO B的视频数据交替读出并按FC-AV协议组成FC-AV帧，发送到FC核O ;使能发送余度功能时，发送控制I模块将上级异步FIFOC和异步FIFO D的视频数据交替读出并按FC-AV协议组成FC-AV帧，发送到FC核1，否则发送控制I模块不工作。
[0010]上述接收控制模块将来自FC核O或FC核I的FC-AV帧的有效负载提取出来并通过接收DDR2控制器写入接收DDR2存储器的帧缓冲区；不使能接收余度功能时，接收控制模块只接收来自FC核O的FC-AV帧，使能接收余度功能时，接收控制模块按照切换机制在FC核O和FC核I之间切换接收FC-AV帧。
[0011]上述FC核O和FC核I内部电路完全相同，实现FC帧发送和接收；发送时，将FC帧转换成高速串行数据发送到FC网络；接收时，将FC网络上的高速串行数据转换成FC帧；串行速率为2Gbps。
[0012]DDR2读控制模块位于DDR2时钟域，发送控制O模块、发送控制I模块、接收控制模块、FC核O和FC核I位于FC时钟域。
[0013]发送通路和接收通路相互独立，互不影响，可同时工作，也可独立工作。
[0014]本发明的优点是:
[0015]本发明提供的一种FC-AV协议处理电路结构通过DDR2读控制模块、异步FIFO A、异步FIFO B、异步FIFO C、异步FIFO D、发送控制O模块、发送控制I模块、接收控制模块、FC核O和FC核I实现了视频数据向FC的映射和FC向视频数据的转换，同时具有发送双余度和接收双余度功能，整个电路实现了 FC-AV协议的电路化，整个电路的稳定性好，可靠性高，具有里程碑意义。
【专利附图】
【附图说明】
:
[0016]图1是FC-AV协议处理电路结构图。
【具体实施方式】
[0017]下面结合附图和实施例对本发明做进一步说明:
[0018]请参阅图1，本发明FC-AV协议处理电路结构包括DDR2读控制模块、异步FIFO A、异步FIFO B、异步FIFO C、异步FIFO D、发送控制O模块、发送控制I模块、接收控制模块、FC核O和FC核I ;DDR2读控制模块输入端经过发送DDR2控制器连接外部发送DDR2存储器，DDR2读控制模块输出端与异步FIFO A、异步FIFO B、异步FIFO C和异步FIFO D输入端连接，异步FIFO A和异步FIFO B输出端与发送控制O模块输入端连接，异步FIFO C和异步FIFO D输出端与发送控制I模块的输入端连接，发送控制O模块和发送控制I模块的输出端分别与FC核O和FC核I的发送通路的输入端连接，接收控制模块的输入端与FC核O和FC核I的接收通路的输出端连接，接收控制模块的输出端经过接收DDR2控制器连接外部接收DDR2存储器。
[0019]FC核O和DDR2读控制模块、异步FIFO A、异步FIFO B、发送控制O模块一起组成发送通路O ;所述FC核I和DDR2读控制模块、异步FIFO C、异步FIFO D、发送控制I模块一起组成发送通路I ;FC核O和接收控制模块组成接收通路O ;FC核I和接收控制模块组成接收通路I ;发送通路O和发送通路I 一起实现发送双余度功能；接收通路O和接收通路I一起实现接收双余度功能。使能发送余度功能时，发送通路O和发送通路I同时工作，不使能发送余度功能时，只有发送通路O工作，发送通路I不工作；不使能接收余度功能时，接收通路O工作，使能接收余度功能时，接收通路O和接收通路I切换工作。
[0020]DDR2读控制模块通过发送DDR2存储器写指针信号判断出发送DDR2存储器中有一行视频数据，同时，在不使能发送余度功能时，通过异步FIFO A和异步FIFO B的空信号判断异步FIFO A或异步FIFO B为空时，DDR2读控制模块通过发送DDR2控制器从发送DDR2存储器中将视频数据按行读出，并交替写入异步FIFO A和异步FIFO B ;在使能发送余度功能时，通过异步FIFO A、异步FIFO B、异步FIFO C和异步FIFO D的空信号判断异步FIFO A和异步FIFO C同为空或者异步FIFO B和异步FIFO D同为空时，DDR2读控制模块通过发送DDR2控制器从发送DDR2存储器中将视频数据按行读出，并交替写入FIFO A、异步FIFOC和写入异步FIFO B、异步FIFO D。
[0021]异步FIFO A、异步FIFO B、异步FIFO C和异步FIFO D用于按视频行交替缓存视频有效数据，每个FIFO可以缓存一行视频有效数据，同时具有隔离时钟域功能。FIFO写时钟与DDR2读控制模块时钟同属DDR2时钟域。FIFO读时钟与发送控制O模块、发送控制I模块、接收控制模块、FC核O和FC核I时钟同属FC时钟域。FIFO大小为深度1024，宽度64bit?不使能发送余度功能时，异步FIFO C和异步FIFO D处于复位状态。使能发送余度功能时，异步FIFO A、异步FIFO B交替从DDR2读控制模块接收一行视频数据，并交替输送给发送控制O模块；异步FIFO C、异步FIFO D交替从DDR2读控制模块接收一行视频数据，并交替输送给发送控制I模块。
[0022]发送控制O模块和发送控制I模块内部电路完全相同，一起实现发送双余度功能；发送控制O模块将上级异步FIFO A和异步FIFO B的视频数据交替读出并按FC-AV协议组成FC-AV帧，发送到FC核O ;使能发送余度功能时，发送控制I模块将上级异步FIFO C和异步FIFO D的视频数据交替读出并按FC-AV协议组成FC-AV帧，发送到FC核1，否则发送控制I模块不工作。发送控制模块通过每行视频数据的第一个双字判断视频数据的行号，数据为第一行时，发送控制模块按照FC-AV协议先组织头帧发送给FC核，数据不是第一行时，发送控制模块根据视频数据的分辨率将小分辨率视频数据分为2帧FC-AV帧发送给FC核，将大分辨率视频数据分为4帧FC-AV帧发送给FC核。
[0023]接收控制模块将来自FC核O或FC核I的FC-AV帧的有效负载提取出来并通过接收DDR2控制器写入接收DDR2存储器的帧缓冲区。不使能接收余度功能时，接收控制模块只接收来自FC核O的FC-AV帧；使能接收余度功能时，接收控制模块按照切换机制在FC核O和FC核I之间切换接收FC-AV帧，上电复位时，默认接收FC核O的FC-AV帧，当FC核O下线且FC核I上线，或者在规定的时间内FC核O都没有FC-AV帧，而FC核I都有FC-AV帧，则切换到FC核I上接收FC-AV帧，反之亦然。
[0024]FC核O和FC核I内部电路完全相同，实现FC帧发送和接收；发送时，将FC帧转换成高速串行数据发送到FC网络；接收时，将FC网络上的高速串行数据转换成FC帧；线速率为2Gbps。采用模拟电路实现高速串并转换电路，采用数字电路实现FC协议及其他功能；模拟与数字部分接口采用自定义接口。
[0025]发送通路和接收通路相互独立，互不影响，可同时工作，也可独立工作。
[0026]本发明提供的一种FC-AV协议处理电路结构通过DDR2读控制模块、异步FIFO A、异步FIFO B、异步FIFO C、异步FIFO D、发送控制O模块、发送控制I模块、接收控制模块、FC核O和FC核I实现了视频数据向FC的映射和FC向视频数据的转换，同时具有发送双余度和接收双余度功能，整个电路实现了 FC-AV协议的电路化，打破了国外的垄断，具有里程碑意义。
[0027]最后应说明的是:以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细地说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
【权利要求】
1.一种FC-AV协议处理电路，其特征在于，包括DDR2读控制模块、异步FIFO A、异步FIFO B、异步FIFO C、异步FIFO D、发送控制O模块、发送控制I模块、接收控制模块、FC核O和FC核I ;DDR2读控制模块输入端经过发送DDR2控制器连接外部发送DDR2存储器，DDR2读控制模块输出端与异步FIFO A、异步FIFO B、异步FIFO C和异步FIFO D输入端连接，异步FIFO A和异步FIFO B输出端与发送控制O模块输入端连接，异步FIFO C和异步FIFOD输出端与发送控制I模块的输入端连接，发送控制O模块和发送控制I模块的输出端分别与FC核O和FC核I的发送通路的输入端连接，接收控制模块的输入端与FC核O和FC核I的接收通路的输出端连接，接收控制模块的输出端经过接收DDR2控制器连接外部接收DDR2存储器。
2.根据权利要求1所述的FC-AV协议处理电路，其特征在于，所述FC核O和DDR2读控制模块、异步FIFO A、异步FIFO B、发送控制O模块一起组成发送通路O ;所述FC核I和DDR2读控制模块、异步FIFO C、异步FIFO D、发送控制I模块一起组成发送通路I ;FC核O和接收控制模块组成接收通路O ;FC核I和接收控制模块组成接收通路I ;发送通路O和发送通路I 一起实现发送双余度功能；接收通路O和接收通路I 一起实现接收双余度功能。
3.根据权利要求1或2所述的FC-AV协议处理电路，其特征在于，所述DDR2读控制模块通过发送DDR2存储器写指针信号判断出发送DDR2存储器中有一行视频数据，同时通过异步FIFO A、异步FIFO B、异步FIFO C和异步FIFO D的空信号判断异步FIFO A和异步FIFO C为空，或者异步FIFO B和异步FIFO D为空时，DDR2读控制模块通过发送DDR2控制器从发送DDR2存储器中将视频数据按行读出，并同时写入FIFO A和异步FIFO C，或者同时写入异步FIFO B和异步FIFO D。
4.根据权利要求3所述的FC-AV协议处理电路，其特征在于，所述异步FIFOA、异步FIFO B、异步FIFO C和异步FIFO D为结构相同，用于按视频行缓存视频有效数据并隔开时钟域的数据缓存器，每个FIFO大小为深度1024，宽度64bit，缓存一行视频有效数据。
5.根据权利要求4所述的FC-AV协议处理电路，其特征在于，所述发送控制O模块和发送控制I模块内部电路完全相同，一起实现发送双余度功能；发送控制O模块将上级异步FIFO A和异步FIFO B的视频数据交替读出并按FC-AV协议组成FC-AV帧，发送到FC核O ;使能发送余度功能时，发送控制I模块将上级异步FIFO C和异步FIFO D的视频数据交替读出并按FC-AV协议组成FC-AV帧，发送到FC核1，否则发送控制I模块不工作。
6.根据权利要求5所述的FC-AV协议处理电路，其特征在于，所述接收控制模块将来自FC核O或FC核I的FC-AV帧的有效负载提取出来并通过接收DDR2控制器写入接收DDR2存储器的帧缓冲区；不使能接收余度功能时，接收控制模块只接收来自FC核O的FC-AV帧，使能接收余度功能时，接收控制模块按照切换机制在FC核O和FC核I之间切换接收FC-AV帧。
7.根据权利要求6所述的FC-AV协议处理电路，其特征在于，所述FC核O和FC核I内部电路完全相同，实现FC帧发送和接收；发送时，将FC帧转换成高速串行数据发送到FC网络；接收时，将FC网络上的高速串行数据转换成FC帧；串行速率为2Gbps。
8.根据权利要求7所述的FC-AV协议处理电路，其特征在于:DDR2读控制模块位于DDR2时钟域，发送控制O模块、发送控制I模块、接收控制模块、FC核O和FC核I位于FC时钟域。
9.根据权利要求8所述的FC-AV协议处理电路，其特征在于:所述发送通路和接收通路相互独立，互不影响，可同时工作，也可独立工作。
【文档编号】H04N19/423GK104469375SQ201410752867
【公开日】2015年3月25日 申请日期:2014年12月9日 优先权日:2014年12月9日
【发明者】田泽, 刘承禹, 王婷, 郭亮, 刘浩, 蔡叶芳 申请人:中国航空工业集团公司第六三一研究所