使用cpld的线阵ccd数据采集同步电路的制作方法
【专利摘要】本实用新型涉及一种数据采集电路，尤其是一种使用CPLD的线阵CCD数据采集同步电路，属于线阵CCD数据采集的【技术领域】。按照本实用新型提供的技术方案，所述使用CPLD的线阵CCD数据采集同步电路，包括线阵CCD模块；所述线阵CCD模块的控制端与CPLD电路连接，线阵CCD模块的输出端通过AD转换电路与FIFO数据缓存器连接，所述CPLD电路的输出端还与AD转换电路的控制端及FIFO数据缓存器的控制端连接，CPLD电路的输入端与单片机电路连接，所述单片机电路与FIFO数据缓存器连接。本实用新型结构紧凑，能实现对线阵CCD数据的采集，安全可靠。
【专利说明】使用CPLD的线阵CCD数据采集同步电路
【技术领域】
[0001]本实用新型涉及一种数据采集电路，尤其是一种使用CPLD的线阵CCD数据采集同步电路，属于线阵CCD数据采集的【技术领域】。
【背景技术】
[0002]CPLD (Complex Programmable Logic Device)是一种多用途、高密度的复杂可编程逻辑器件，具有设计方便灵活、易于修改等特点，其“可编程”的技术特性，使用户可根据各自需要而自行构造不同逻辑功能的数字集成电路。其借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆(“在系统”编程)将代码传送到目标芯片中，实现设计的数字系统。
[0003]CO) (charge coupled devices)是一种电荷稱合器件,线阵CO)具有体积小、分辨率高、稳定性好、抗干扰能力强、测量误差小等特点，应用线阵CCD的关键是驱动电路设计和数据采集方法。如何实现对CCD的数据进行采集是现有技术的一个难题。
【发明内容】
[0004]本实用新型的目的是克服现有技术中存在的不足，提供一种使用CPLD的线阵CCD数据采集同步电路，其结构紧凑，能实现对线阵CCD数据的采集，安全可靠。
[0005]按照本实用新型提供的技术方案，所述使用CPLD的线阵CCD数据采集同步电路，包括线阵CCD模块；所述线阵CCD模块的控制端与CPLD电路连接，线阵CCD模块的输出端通过AD转换电路与FIFO数据缓存器连接，所述CPLD电路的输出端还与AD转换电路的控制端及FIFO数据缓存器的控制端连接，CPLD电路的输入端与单片机电路连接，所述单片机电路与FIFO数据缓存器连接。
[0006]所述AD转换电路包括芯片U5，所述芯片U5采用AD9220芯片，所述芯片U5的DVDD端通过电容C12接地，芯片U5的DVSS端接地，芯片U5的AVDD端通过电容C13接地，芯片U5的AVSS端接地，芯片U5的VINB端与电阻R4的一端连接，电阻R4的另一端与电容C19的一端、电容C20的一端及芯片U5的VREF端连接，电容C19的另一端及电容C20的另一端均接地；芯片U5的VINA端通过电阻R6与线阵CXD模块的输出端连接，芯片U5的CML端通过电容C15接地，芯片U5的CAPT端与电容C14的一端、电容C16的一端及电容C17的一端连接，电容C14的另一端接地；芯片U5的CAPB端与电容C17的另一端、电容C16的另一端及电容C18的一端连接，电容C18的另一端接地，芯片U5的REFCOM端及芯片U5的SENSE端均接地，芯片U5的AVSS端接地，芯片U5的AVDD端通过电容C23接地。
[0007]所述CPLD电路包括芯片U3，所述芯片U3采用型号为EPM240的芯片。
[0008]所述单片机电路包括芯片U2，所述芯片U2采用型号为C8051F500的芯片，芯片U2的VIO端、VREGIN端与电容C7的一端、电容C8的一端以及+5V电压连接，电容C7及电容C8的另一端接地，芯片U2的VDD端、VDDA端与电容C5的一端及电容C6的一端连接，电容C5的另一端及电容C6的另一端接地，芯片U2的GND端及GNDA端均接地；芯片U2的P0.2/XTALl端与电阻R20的一端、电容C4的一端以及晶振Yl的一端连接，电容C4的另一端接地，晶振Yl的另一端与电容Cl的一端、电阻R20的另一端及芯片U2的P0.3/XTAL2端连接，电容Cl的另一端接地，芯片U2的P4.5端与发光二极管D2的阳极端连接，发光二极管D2的阴极端通过电阻R21接地。
[0009]本实用新型的优点:使用复杂可编程逻辑器件输出线阵CCD模块的驱动信号、AD转换电路的控制信号和FIFO数据缓存器的写入控制信号，线阵CCD模块有效像素达2048个，最大驱动频率可达2MHz，CCD驱动信号需严格的时序对应关系，且AD转换电路的采样频率必须与CCD采集数据的时序同步。采用FIFO数据缓存器依次存入AD转换后的得到2048个CXD有效像素数据，通过CPLD电路使FIFO数据缓存器存入数据与AD转换电路输出数据保持严格的同步，由于FIFO数据缓存器具有双口输入输出、传送速度快和先进先出的特点，FIFO数据缓存器在CPLD电路的统一控制下可保证CXD高速采样时的每个像素值经高速AD转换为数字信号后均准确存入FIFO数据缓存器内，数据采集过程完成后，单片机电路可随时读取已存入FIFO数据缓存器的2048个采样数据，有效地解决了数据流的缓冲，能够很好地满足高速采集数据时对CCD驱动和AD转换控制的要求，安全可靠。
【专利附图】
【附图说明】
[0010]图1为本实用新型的结构框图。
[0011]图2为本实用新型AD转换电路的电路原理图。
[0012]图3为本实用新型CPLD电路的电路原理图。
[0013]图4为本实用新型单片机电路的电路原理图。
[0014]附图标记说明:1-单片机电路、2-CPLD电路、3-线阵CXD模块、4_AD转换电路及5-FIF0数据缓存器。
【具体实施方式】
[0015]下面结合具体附图和实施例对本实用新型作进一步说明。
[0016]如图1所示:为了能通过CPLD实现对线阵C⑶数据的采集，本实用新型包括线阵CXD模块3 ;所述线阵CXD模块3的控制端与CPLD电路2连接，线阵CXD模块3的输出端通过AD转换电路4与FIFO (First Input First Output)数据缓存器5连接，所述CPLD电路2的输出端还与AD转换电路4的控制端及FIFO数据缓存器5的控制端连接，CPLD电路2的输入端与单片机电路I连接，所述单片机电路I与FIFO数据缓存器5连接。
[0017]本实用新型实施例中，线阵CXD模块3采用索尼2048像素ILX554B线阵(XD，线阵CCD模块3的驱动需要两个时钟信号R0G、CLK，并需要满足严格的时序关系，线阵CCD模块3 —次需输出2086个信号，但前33个和后6个是不准确的信号，也就是无效信号，所以只取中间2048个像素信号进行保存、处理。AD转换电路4由一个时钟信号AD_CLK来启动每次AD转换，且AD转换器输出信号比输入信号延迟三个时钟周期。FIFO数据缓存器5则需要一个时钟信号W启动每个数据的写入，因AD转换电路4输出比输入延迟3个时钟周期，再加上线阵CXD模块3输出的33个无效信号，FIFO数据缓存器5时钟总共要比CXD延迟36个周期。在具体实施时，通过对CPLD电路2产生以上各路控制信号并保持严格的时序关系，确保该电路将线阵CCD模块3的2048个有效像素数据准确地采集、转换和存储。[0018]如图2所示，所述AD转换电路4包括芯片U5，所述芯片U5采用AD9220芯片，所述芯片U5的DVDD端通过电容C12接地，芯片U5的DVSS端接地，芯片U5的AVDD端通过电容C13接地，芯片U5的AVSS端接地，芯片U5的VINB端与电阻R4的一端连接，电阻R4的另一端与电容C19的一端、电容C20的一端及芯片U5的VREF端连接，电容C19的另一端及电容C20的另一端均接地；芯片U5的VINA端通过电阻R6与线阵CXD模块(3)的输出端连接，芯片U5的CML端通过电容C15接地，芯片U5的CAPT端与电容C14的一端、电容C16的一端及电容C17的一端连接，电容C14的另一端接地；芯片U5的CAPB端与电容C17的另一端、电容C16的另一端及电容C18的一端连接，电容C18的另一端接地，芯片U5的REFCOM端及芯片U5的SENSE端均接地，芯片U5的AVSS端接地，芯片U5的AVDD端通过电容C23接地。
[0019]AD转换器采用AD9220，该芯片是Analog Device公司的并行12bit ADC芯片，AD9220要正常工作，需要I个时钟信号AD_CLK，(XD输出信号的同时AD9220接收并进行转换，(XD (ILX554B)时钟采用IMHz频率，AD9220的时钟必须和ILX554B线阵(XD的频率一致，且AD9220的转换信号输出比信号输入延迟三个周期。
[0020]本实用新型实施例中，使用FIFO数据缓存器5对AD转换电路4输出的数据进行高速存储，FIFO具有双口输入输出、传送速度快和先进先出的特点，非常适合作为数据传送不同层级之间的缓冲。在具体实施时，FIFO数据缓存器5采用IDT7203芯片，所述IDT7203芯片存取速度为50ns/次，容量大小为9bit*2048，由于AD转换电路4为12位AD转换，因此需要用两片IDT7203构成字宽扩展方式与AD9220芯片连接，12位数据线为BIT1-BIT12。二片IDT7203与单片机电路中的C8051F500芯片连接，12位数据线为DATA1-DATA12，单片机电路I可通过DATA1-DATA12对FIFO数据缓存器5中已存数据进行读取，
[0021]如图3所示，所述CPLD电路2包括芯片U3，所述芯片U3采用型号为EPM240的芯片。芯片U3的VCC101、VCC102及VCCINT端均与+3.3V电压及电容Cll的一端连接，电容Cll的另一端接地，芯片U3的GNDIO端及GNDINT端均接地，芯片U3的一个10端通过电阻R2与发光二极管Dl的阳极端连接，发光二极管Dl的阴极端接地。
[0022]本实用新型实施例中，线阵C⑶模块3、AD转换电路4、FIF0数据缓冲器5的输入时钟同步，均为IMHz频率，线阵CCD模块3的ROG信号和CLK信号构成17uS初始化关系时，线阵CXD模块3可启动输出，并通过VOUT弓丨脚将信号串行输出至AD转换电路4。线阵CCD模块3输出信号的同时AD转换电路4接收并进行转换，AD转换电路4转换结束后信号并行输出至IFIFO数据缓存器5，线阵CXD模块3 —次输出周期内前33个信号为无效哑信号，且AD转换电路4输出信号比输入信号延后3个时钟周期，故FIFO数据缓存器5比线阵CCD模块和AD转换电路4晚36个时钟周期才启动数据的写入过程。
[0023]如图4所示，所述单片机电路I包括芯片U2，所述芯片U2采用型号为C8051F500的芯片，芯片U2的VIO端、VREGIN端与电容C7的一端、电容C8的一端以及+5V电压连接，电容C7及电容C8的另一端接地，芯片U2的VDD端、VDDA端与电容C5的一端及电容C6的一端连接，电容C5的另一端及电容C6的另一端接地，芯片U2的GND端及GNDA端均接地；芯片U2的P0.2/XTAL1端与电阻R20的一端、电容C4的一端以及晶振Yl的一端连接，电容C4的另一端接地，晶振Yl的另一端与电容Cl的一端、电阻R20的另一端及芯片U2的P0.3/XTAL2端连接，电容Cl的另一端接地，芯片U2的P4.5端与发光二极管D2的阳极端连接，发光二极管D2的阴极端通过电阻R21接地。[0024]在具体实施时，单片机电路I中C8051F500芯片的37引脚与CPLD电路2的15引脚相连，整个电路启动一次数据采样过程前，C8051F500芯片的37引脚输出COMMUl信号，CPLD电路2的15引脚接收到该信号后CPLD立即产生各路时序信号，使线阵CXD模块3、AD转换电路4、FIF0数据缓存器5按规定的时序完成整个数据采样过程，并将线阵CCD模块3的2048个相素的数据存入FIFO数据缓存器5内，单片机电路I内的C8051F500芯片另有12个引脚与二块FIFO芯片的共12个引脚相连组成12位数据线DATA1-DATA12，通过12位数据线单片机可将已存入FIFO数据缓存器5的2048个数据读到片内并通过串行口将数据传送给上位计算机。
[0025]本实用新型使用复杂可编程逻辑器件(CPLD)输出线阵CXD模块3的驱动信号、AD转换电路4的控制信号和FIFO数据缓存器5的写入控制信号，线阵CXD模块3有效像素达2048个，最大驱动频率可达2MHz，CCD驱动信号需严格的时序对应关系，且AD转换电路4的采样频率必须与CCD采集数据的时序同步。采用FIFO数据缓存器5依次存入AD转换后的得到2048个CXD有效像素数据，通过CPLD电路2使FIFO数据缓存器5存入数据与AD转换电路4输出数据保持严格的同步，由于FIFO数据缓存器5具有双口输入输出、传送速度快和先进先出的特点，FIFO数据缓存器5在CPLD电路2的统一控制下可保证CXD高速采样时的每个像素值经高速AD转换为数字信号后均准确存入FIFO数据缓存器5内，数据采集过程完成后，单片机电路I可随时读取已存入FIFO数据缓存器5的2048个采样数据，有效地解决了数据流的缓冲，能够很好地满足高速采集数据时对CCD驱动和AD转换控制的要求，安全可靠。
【权利要求】
1.一种使用CPLD的线阵CCD数据采集同步电路，包括线阵CCD模块(3);其特征是:所述线阵CXD模块(3 )的控制端与CPLD电路(2 )连接，线阵CXD模块(3 )的输出端通过AD转换电路(4 )与FIFO数据缓存器(5 )连接，所述CPLD电路(2 )的输出端还与AD转换电路(4 )的控制端及FIFO数据缓存器(5)的控制端连接，CPLD电路(2)的输入端与单片机电路(I)连接，所述单片机电路(I)与FIFO数据缓存器(5)连接。
2.根据权利要求1所述的使用CPLD的线阵CCD数据采集同步电路，其特征是:所述AD转换电路(4)包括芯片U5，所述芯片U5采用AD9220芯片，所述芯片U5的DVDD端通过电容C12接地，芯片U5的DVSS端接地，芯片U5的AVDD端通过电容C13接地，芯片U5的AVSS端接地，芯片U5的VINB端与电阻R4的一端连接，电阻R4的另一端与电容C19的一端、电容C20的一端及芯片U5的VREF端连接，电容C19的另一端及电容C20的另一端均接地；芯片U5的VINA端通过电阻R6与线阵CXD模块(3)的输出端连接，芯片U5的CML端通过电容C15接地，芯片U5的CAPT端与电容C14的一端、电容C16的一端及电容C17的一端连接，电容C14的另一端接地；芯片U5的CAPB端与电容C17的另一端、电容C16的另一端及电容C18的一端连接，电容C18的另一端接地，芯片U5的REFCOM端及芯片U5的SENSE端均接地，芯片U5的AVSS端接地，芯片U5的AVDD端通过电容C23接地。
3.根据权利要求1所述的使用CPLD的线阵CCD数据采集同步电路，其特征是:所述CPLD电路(2)包括芯片U3，所述芯片U3采用型号为EPM240的芯片。
4.根据权利要求1所述的使用CPLD的线阵CCD数据采集同步电路，其特征是:所述单片机电路(I)包括芯片U2，所述芯片U2采用型号为C8051F500的芯片，芯片U2的VIO端、VREGIN端与电容C7的一端、电容C8的一端以及+5V电压连接，电容C7及电容C8的另一端接地，芯片U2的VDD端、VDDA端与电容C5的一端及电容C6的一端连接，电容C5的另一端及电容C6的另一端接地，芯片U2的GND端及GNDA端均接地；芯片U2的P0.2/XTAL1端与电阻R20的一端、电容C4的一端以及晶振Yl的一端连接，电容C4的另一端接地，晶振Yl的另一端与电容Cl的一端、电阻R20的另一端及芯片U2的P0.3/XTAL2端连接，电容Cl的另一端接地，芯片U2的P4.5端与发光二极管D2的阳极端连接，发光二极管D2的阴极端通过电阻R21接地。
【文档编号】H04N5/341GK203813865SQ201420202020
【公开日】2014年9月3日 申请日期:2014年4月23日 优先权日:2014年4月23日
【发明者】于力革, 朱建鸿, 刘欢, 丁婷婷 申请人:江南大学