一种多屏拼接显示系统的制作方法
【技术领域】
[0001]本实用新型涉及多屏拼接显示设备研究领域，特别涉及一种多屏拼接显示系统。
【背景技术】
[0002]拼接显示系统，通常是由若干个显示单元拼接而成，显示单元可采用IXD显示单元或者DLP显示单元等，每个显示单元物理尺寸可为55寸、67寸、甚至80寸等，单个显示分辨率可为1024 X 768060、1920 X 1080060等。通过多个显示单元可拼接组成超大显示屏。
[0003]拼接显示系统为了在屏体上任意位置以窗口形式显示，通常需接入多路输入信号源，如图1所示。该显示系统包括a、b、c、d四个显示单元，输入信号源A(等同于一完整图像)需同时在a、c两个显示单元上显示，输入信号源B(等同于另一完整图像)需同时在a、b、c、d四个显示单元上显示。为了得到跨屏窗口，通常做法是将信号源通过DV1-D线缆环接起来，并采用一路线缆传输一路视频信号的方式进行视频信号的传输，如图2所示。但由于环路中仅能传输一路信号，在多个信号同时跨窗口显示时往往出现资源瓶颈，无法实现多个窗口同时跨屏显不。
[0004]针对上述问题，研究人员已进行了相关研究，目前研究方向主要分为以下两种:
[0005]—、采用一个视频复合设备或者多屏拼接处理器，将多路输入信号的视频复合处理完毕后，再统一传输到各个显示单元。该系统是通过额外增加一个多屏处理器设备来实现多路图像的跨屏显示，造成系统结构复杂，成本增加。
[0006]二、发明专利CN 103607573 A在多屏信号应用中对环路传输的信号容量进行了改进，采用“判断-合并-重新分块-传输”的方法对传输信道进行分时处理，如图3所示，在单路链路中实现多路信号合并传输，提升了单路链路带宽利用率。该方法的一个关键特征在于需重新收集合并，重新划分更小的传输周期进行工作。此方法具有两大缺点，其一:由于在链路传输过程中是处于串行数据工作方式，当一个单元需要接收到所有的传输视频路数时，至少需要一帧视频数据的延时，这种延时将给多屏拼接信号处理的实时性带来影响;其二，各个显示单元间需重新划分传输周期，因而对时钟同步方面有更高的要求，实施过程复杂O
[0007]因此，提供一种实时性好、延时小、实现简单的多屏拼接显示系统具有重要的应用价值。
【实用新型内容】
[0008]本实用新型的目的在于克服现有技术的缺点与不足，提供一种多屏拼接显示系统，该系统建立一封闭环型链路，基于FPGA进行环路收发处理，使得所构成的封闭环路处理是一个多级同步流水线结构，使得处理效率大大提升，处理延时小。
[0009]本实用新型的目的通过以下的技术方案实现:一种多屏拼接显示系统，包括显示屏，所述显示屏由若干个显示单元组成，根据各级显示单元物理位置连接关系或者根据各级显示单元发送先后逻辑顺序首尾连接构成一个封闭环型链路，在所述封闭环型链路和显示单元之间设置一视频信号传输装置；
[0010]所述视频信号传输装置包括视频采集模块、FPGA环路处理模块、FPGA侦测模块、ARM主控模块和信号处理模块，所述视频采集模块分别与FPGA环路处理模块、ARM主控模块、信号处理模块相连，所述FPGA环路处理模块分别与封闭环型链路、FPGA侦测模块、信号处理模块相连，所述FPGA侦测模块与ARM主控模块相连，所述ARM主控模块与外部上位机通过网络相连;所述信号处理模块与显示单元相连。
[0011]优选的，所述视频采集模块包括依次相连的采集子电路、编码电路、封包电路和第一存储器，所述第一存储器分别与FPGA环路处理模块、FPGA侦测模块相连。封包电路封包后的数据为本地单元视频数据包，该数据包存储在第一存储器内，根据FPGA侦测模块的指令可以发送到封闭环型链路上，传到其他的显示单元。
[0012]更进一步的，所述采集子电路采用AD9388芯片。
[0013]更进一步的，所述编码电路、封包电路采用Lattice公司的FPGA器件LFE2M20E-7FN484Co
[0014]更进一步的，所述第一存储器采用DDR SDRAM，型号为ETRON公司EM6A9320B1-5MG。
[0015]优选的，所述FPGA环路处理模块包括接收电路、发送电路、第一FIFO存储器和第二FIFO存储器，所述接收电路分别与封闭环型链路、第一 FIFO存储器连接，所述发送电路分别与封闭环型链路、FPGA侦测模块、第一 FIFO存储器以及视频采集模块中的第一存储器连接；所述第一 FIFO存储器分别与FPGA侦测模块、第二 FIFO存储器、发送电路连接;所述第二 FIFO存储器分别与FPGA侦测模块、信号处理模块连接。接收电路将封闭环型链路上传来的数据进行解包、解码后存放于第一 FIFO存储器中，FPGA侦测模块侦测第一 FIFO存储器数据流中的识别码，一旦是本级单元需接收的数据，则将第一 FIFO存储器中的相关数据转存到第二FIFO存储器中，并从第二FIFO存储器中提取所需显示的视频数据到信号处理模块。发送电路根据FPGA侦测模块侦测的结果指令，从第一 FIFO存储器中或者视频采集模块中的第一存储器中选择本级需发送的相关数据，发送本级单元的所选择的数据到封闭环型链路上。
[0016]更进一步的，所述第一FIFO存储器深度为256级，采用24位存储;所述第二FIFO存储器深度为1024级，采用24位存储。
[0017]更进一步的，所述FPGA环路处理模块采用具备SERDES高速串行接口的FPGA器件LFE2M20E-7FN484Co
[0018]优选的，所述FPGA侦测模块采用Lattice公司FPGA器件LFE2M20E-7FN484C。
[0019]优选的，所述ARM主控模块采用具有网络功能的ARM芯片。
[0020]更进一步的，所述ARM主控模块上具有RJ45网络接口，通过该接口与外部上位机相连，所述ARM主控模块采用ATMEL的AT91RM9200芯片。
[0021]优选的，所述信号处理模块采用具备SERDES高速串行接口的FPGA器件LFE2M20E-7FN484Co
[0022]优选的，所述视频采集模块的编码电路、封包电路，所述FPGA环路处理模块，所述FPGA侦测模块以及所述信号处理模块可以共用同一个FPGA器件LFE2M20E-7FN484C。
[0023]本实用新型与现有技术相比，具有如下优点和有益效果:
[0024]本实用新型通过根据显示单元之间关系建立一封闭环型链路，在封闭环型链路和显示单元之间设置一视频信号传输装置，该装置是基于FPGA进行环路收发处理，使得所构成的封闭环路处理是一个多级同步流水线结构，使得处理效率大大提升，处理延时小。因此，相对于现有技术的处理方案，无需预先获取图像链路的图像路数而重新分配发送时隙，进一步提升了图像显示的实时性，减少图像时延；同时，在环路中无需重新调整传输周期，因而避免在时序同步处理上的复杂性。
【附图说明】
[0025]为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见，下面描述的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
[0026]图1是多屏拼接显不时显不应用窗口不意图。
[0027]图2是传统方案中一路线缆传输一路视频信号的原理示意图。
[0028]图3是本实施例所述装置的原理结构示意图。
[0029]图4是本实施例所述装置中视频采集模块的结构示意图。
[0030]图5是本实施例具体实现的一种硬件组成结构示意图。
【具体实施方式】
[0031]下面结合实施例及附图对本实用新型作进一步详细的描述，但本实用新型的实施方式不限于此。
[0032]实施例1
[0033]参见图3、5所示，本实施例给出了一种具体的多屏拼接显示系统，该显示系统包括显示屏、视频信号传输装置和一封闭环型链路，所述显示屏由若干个显示单元组成，每个显示单元都有一唯一的显示单元身份识别码。封闭环型链路根据各级显示单元物理位置连接关系或者根据各级显示单元发送先后逻辑顺序首尾连接构成，所述视频信号传输装置设置在封闭环型链路和显示单元之间。
[0034]本实施例中视频信号传输装置的结构参见图3，包括视频采集模块、FPGA环路处理模块、FPGA侦测模块、ARM主控模块和信号处理模块，所述视频采集模块分别FPGA环路处理模块、ARM主控模块、信号处理模块相连，所述FPGA环路处理模块分别与封闭环型链路、FPGA侦测模块、信号处理模块相连，所述FPGA侦测模块与ARM主控模块相连，所述ARM主控模块与外部上位机通过网络相连;所述信号处理模块与显示单元相连。下面对各个模块的结构和功能进行具体说明。
[0035]参见图4，所述视频采集模块包括依次相连的采集子电路、编码电路、封包电路和第一存储器，采集子电路采集本级单元图像信号，获得本级单元的图像数据以及图像同步信号信息。在实际应用中，本领域技术人员根据需要可以设定图像数据格式为RGB888，以24bits数据表示一个像素点格式；图像同步信号为行同步信号和场同步信号，本实施例中采集子电路采用AD9388芯片实现。编码电路用于将上述的图像数据以及图像同步信号信息(行同步信号、场同步信号以及RGB888图像格式数据、显示单元身份识别码等)进行统一编码。封包电路是对上述编码完成的数据进行封包，同时为了后面的侦测识别以及环路传输，本领域技术人员根据现有技术可以将本级单元识别码作为数据包起始字符，编码电路中形成的数据作为数据包数据内容，采用环路单元链路逻辑数据表(记载封闭环型链路中各个显示单元连接顺序、各个显示单元的单元身份识别码)中的下一级单元身份识别码作为数据包结束字符。第一存储器用于存储封包电路完成封包的数据信息，该存储器分别与FPGA环路处理模块、FPGA侦测模块相连，在FPGA侦测模块发出指令要将该存储器中的数据信息向外发送时，该存储器将数据通过FPGA环路处理模块发送到封闭环型链路。本实施例中第一存储器采用DDR SDRAM，型号为ETRON公司EM6A9320B1-5MG。
[0036]本实施例中，FPGA环路处理模块采用Lattice公司具备SERDES高速串行接口的FPGA器件LFE2M20E-7FN484C。具体包括接收电路、发送电路、第一 FIFO存储器和第二 FIFO存储器，接收电路用于接收封闭环型链路中的高速串行数据，将其存放于深度为256级的24bits第一 FIFO存储器中，FPGA侦测模块侦测第一 FIFO存储器数据流中的识别码，一旦是本级单元需接收的数据，则将第一 FIFO存储器中的相关数据转存到深度为1024级的24bits的第二FIFO存储器中，并从第二FIFO存储器中提取所需显示的视频数据到信号处理模块。发送电路用于向封闭环型链路发送高速串行数据。根据FPGA侦测模块控制指令决定发送电路转发第一 FIFO存储器中的数据还是所述视频采集模块中封包电路得到的本地单元视频数据包。上述方法可通过现有的技术手段实现。
[0037]本实施例中，FPGA侦测模块与第一FIFO存储器连接，用于读取该存储器中的数据流，侦测数据中的单元身份识别码，根据单元身份识别码做出是发送数据还是接收数据的指令。例如，本实施例的数据包中均包括本级单元身份识别码和下一级单元身份识别码，在判断当前识别码属于本级单元需要接收的单元身份识别码时，则FPGA侦测模块发送控制命令到FPGA环路处理模块中的第二 FIFO存储器，将第一 FIFO存储器中的数据信息转存储于第二 FIF1存储器，在第二 FIFO存储器中提取数据信息到本级显示单元中显示;如果侦测到本级单元身份识别码，意味着上一个逻辑单元链路数据已发送完毕，需启动本级单元数据的发送，FPGA侦测模块发送控制命令到FPGA环路处理模块中的发送电路，发送电路根据命令向封闭环形链路发送数据。
[0038]本实施例中，ARM主控模块采用ATMEL的AT91RM9200芯片，通过RJ45网络接口接收来自外部上位机的单元身份识别码分配以及显示窗口命令，用于单元身份识别码管理，链路逻辑数据表管理和命令集管理。
[0039]本实施例中，所述信号处理模块用于图像缩放、叠加处理，将缩放叠加后的图像信号传输到本级单元显示设备显示。
[0040]本实施例的硬件结构组成参见图5，为了使装置集成化程度更高，将视频采集模块中的编码电路、封包电路、FPGA环路处理模块、FPGA侦测模块、信号处理模块均固化在同一片FPGA逻辑处理器芯片，具体是采用Lattice公司具备SERDES高速串行接口的FPGA器件LFE2M20E-7FN484C。其中FPGA环路处理模块使用FPGA模块中的SERDES功能。通过上述硬件组成，可以实现环路收发处理，使得拼接显示的处理效率大大提升，处理延时小，能更满足拼接显示等场合的应用需求。
[0041]上述实施例为本实用新型较佳的实施方式，但本实用新型的实施方式并不受上述实施例的限制，其他的任何未背离本实用新型的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本实用新型的保护范围之内。
【主权项】
1.一种多屏拼接显示系统，其特征在于，包括显示屏，所述显示屏由若干个显示单元组成，根据各级显示单元物理位置连接关系或者根据各级显示单元发送先后逻辑顺序首尾连接构成一个封闭环型链路，在所述封闭环型链路和显示单元之间设置一视频信号传输装置； 所述视频信号传输装置包括视频采集模块、FPGA环路处理模块、FPGA侦测模块、ARM主控模块和信号处理模块，所述视频采集模块分别与FPGA环路处理模块、ARM主控模块、信号处理模块相连，所述FPGA环路处理模块分别与封闭环型链路、FPGA侦测模块、信号处理模块相连，所述FPGA侦测模块与ARM主控模块相连，所述ARM主控模块与外部上位机通过网络相连;所述信号处理模块与显示单元相连。2.根据权利要求1所述的多屏拼接显示系统，其特征在于，所述视频采集模块包括依次相连的采集子电路、编码电路、封包电路和第一存储器，所述第一存储器分别与FPGA环路处理模块、FPGA侦测模块相连。3.根据权利要求2所述的多屏拼接显示系统，其特征在于，所述采集子电路采用AD9388芯片; 所述编码电路、封包电路采用Lat t i ce公司的FPGA器件LFE2M20E-7FN484C ； 所述第一存储器采用DDR SDRAM，型号为ETRON公司EM6A9320B1-5MG。4.根据权利要求1所述的多屏拼接显示系统，其特征在于，所述FPGA环路处理模块包括接收电路、发送电路、第一 FIFO存储器和第二 FIFO存储器，所述接收电路分别与封闭环型链路、第一 FIFO存储器连接，所述发送电路分别与封闭环型链路、FPGA侦测模块、第一 FIFO存储器以及视频采集模块中的第一存储器连接;所述第一 FIFO存储器分别与FPGA侦测模块、第二 FIFO存储器、发送电路连接;所述第二 FIFO存储器分别与FPGA侦测模块、信号处理模块连接。5.根据权利要求4所述的多屏拼接显示系统，其特征在于，所述第一FIFO存储器深度为256级，采用24位存储;所述第二 FIFO存储器深度为1024级，采用24位存储。6.根据权利要求4所述的多屏拼接显示系统，其特征在于，所述FPGA环路处理模块采用具备SERDES高速串行接口的FPGA器件LFE2M20E-7FN484C。7.根据权利要求1所述的多屏拼接显示系统，其特征在于，所述FPGA侦测模块采用Latt i ce公司 FPGA 器件 LFE2M20E-7FN484C。8.根据权利要求1所述的多屏拼接显示系统，其特征在于，所述ARM主控模块采用具有网络功能的ARM芯片。9.根据权利要求8所述的多屏拼接显示系统，其特征在于，所述ARM主控模块上具有RJ45网络接口，通过该接口与外部上位机相连，所述ARM主控模块采用ATMEL的AT91RM9200芯片。10.根据权利要求1所述的多屏拼接显示系统，其特征在于，所述视频采集模块的编码电路、封包电路，所述FPGA环路处理模块，所述FPGA侦测模块以及所述信号处理模块共用同一个 FPGA 器件 LFE2M20E-7FN484C。
【专利摘要】本实用新型公开了一种多屏拼接显示系统，包括显示屏，显示屏由若干个显示单元组成，构建一个封闭环型链路，在封闭环型链路和显示单元之间设置一视频信号传输装置；视频信号传输装置包括视频采集模块、FPGA环路处理模块、FPGA侦测模块、ARM主控模块和信号处理模块，视频采集模块分别与FPGA环路处理模块、ARM主控模块、信号处理模块相连，FPGA环路处理模块分别与封闭环型链路、FPGA侦测模块、信号处理模块连接，FPGA侦测模块与ARM主控模块相连，ARM主控模块与外部上位机通过网络相连；信号处理模块与显示单元相连。本实用新型基于FPGA进行环路收发处理，使得所构成的封闭环路处理是一个多级同步流水线结构，使得处理效率大大提升，处理延时小。
【IPC分类】H04N7/18, H04N5/262
【公开号】CN205385561
【申请号】CN201620158634
【发明人】黄巧洁, 刘沛强
【申请人】黄巧洁
【公开日】2016年7月13日
【申请日】2016年3月2日