TR组件保护逻辑电路、控制逻辑和收发控制系统的制作方法

文档序号:33562236发布日期:2023-03-22 15:49阅读:96来源:国知局
TR组件保护逻辑电路、控制逻辑和收发控制系统的制作方法
tr组件保护逻辑电路、控制逻辑和收发控制系统
技术领域
1.本发明涉及tr组件收发控制保护技术领域,具体而言,涉及一种tr组件保护逻辑电路、控制逻辑和收发控制系统。


背景技术:

2.tr组件是有源相控阵的核心组件。通常价格昂贵且容易损坏。为了避免tr组件在工作过程中功率组件烧毁的情况,通常在tr组件内部会有一些模拟保护电路或者监测电路,对组件内部的加电顺序,温度等进行保护,如果出现异常,tr组件会停止工作。但鉴于灵活使用的目的,tr组件的收发状态控制完全由用户负责,如果用户发生疏忽大意或者调试、使用过程中出现逻辑错误,极易造成tr组件超负荷烧毁。
3.由收发信号输入造成tr组件被烧毁的情况可以分为两种,一种是tr组件长时间处于发射状态;第二种是收发信号的占空比过高,满足不了tr组件的散热要求;两种情况均会导致tr组件烧坏。


技术实现要素:

4.本发明旨在至少解决现有技术中存在tr组件的收发状态控制完全由用户负责,缺少对tr组件收发控制的保护,当tr组件长时间处于发射状态或收发信号的占空比过高时,容易导致tr组件烧坏的技术问题之一。
5.为此,本发明第一方面提供了一种tr组件保护逻辑电路。
6.本发明第二方面提供了一种tr组件保护逻辑电路的控制逻辑。
7.本发明第三方面提供了一种tr组件收发控制系统。
8.本发明提供了一种tr组件保护逻辑电路,包括:计数器、比较器、第一与门和锁定输出模块;
9.第一与门的一个输入端接入用户输入的tr收发控制信号,另一个输入端与比较器的输出端相连;第一与门的输出信号分别输入至锁定输出模块的输入端、比较器的一个输入端、计数器的正向计数控制端和计数器的反向计数控制端;
10.所述计数器的输出端与比较器的另一个输入端相连;
11.所述锁定输出模块与tr组件相连,用于在存在容易导致tr组件超负荷烧毁的原因时,拉低输入至tr组件内的收发控制信号;
12.当第一与门的输出信号为高电平时,计数器计数增加s1;当第一与门的输出信号为低电平时,计数器计数减少s2;
13.比较器用于比较计数器的输出值是否达到tr组件允许的最长连续发射时间smax。
14.根据本发明上述技术方案的一种tr组件保护逻辑电路,还可以具有以下附加技术特征:
15.在上述技术方案中,计数器增加计数时的数值s1与计数器减少计数时的数值s2应当满足:
[0016][0017]
其中,x为tr组件不损坏的允许最大占空比。
[0018]
在上述技术方案中,比较器在进行计数器的输出值与tr组件允许的最长连续发射时间smax的比较时,当计数器的输出值大于等于smax,比较器输出低电平;当计数器的输出值小于smax,比较器输出高电平。
[0019]
在上述技术方案中,第一与门的输出信号经过非门后输入至计数器的反向计数控制端。
[0020]
在上述技术方案中,用户输入的tr收发控制信号由逻辑控制电路产生,所述计数器的clk输入端接入输入至逻辑控制电路的时钟信号。
[0021]
在上述技术方案中,还包括收发控制信号输入模块,所述收发控制信号输入模块的输入端与逻辑控制电路的输出端相连,输出端与第一与门的一个输入端相连。
[0022]
在上述任一技术方案中,还包括第二与门,所述第一与门的输出端与第二与门的一个输入端相连,所述第二与门的另一个输入端接入外部时钟有效标志信号;所述第二与门的输出端分别与锁定输出模块的输入端、比较器的一个输入端、计数器的正向计数控制端和计数器的反向计数控制端相连。
[0023]
本发明还提供了一种tr组件保护逻辑电路的控制逻辑,应用于如上述技术方案中任一项所述的一种tr组件保护逻辑电路,包括以下流程:
[0024]
a1、启动tr组件保护逻辑电路,计数器归零;
[0025]
a2、监测经tr组件保护逻辑电路输出的tr收发控制电平;
[0026]
a3、判断a2中经tr组件保护逻辑电路输出的tr收发控制电平为高或低,输出信号为高电平时,计数器计数增加s1;输出信号为低电平时,计数器计数减少s2;
[0027]
a4、继续监测经tr组件保护逻辑电路输出的tr收发控制电平;
[0028]
a5、判断a4中经tr组件保护逻辑电路输出的tr收发控制电平为高或低,输出信号为高电平时进行a6,输出信号为低电平时进行a7;
[0029]
a6、判断计数器的输出值是否大于tr组件允许的最长连续发射时间smax;若是,将输入至tr组件的tr收发控制信号的电平置低,返回a2;若否,保持输入至tr组件的tr收发控制信号的电平,返回a2;
[0030]
a7、判断计数器的输出值是否大于0;若是,将输入至tr组件的tr收发控制信号的电平置低,返回a2;若否,保持输入至tr组件的tr收发控制信号的电平,返回a2。
[0031]
本发明还提供了一种tr组件收发控制系统,包括:逻辑控制电路,tr组件和如上述技术方案中任一项所述的一种tr组件保护逻辑电路;
[0032]
所述逻辑控制电路用于产生tr收发控制信号,与tr组件保护逻辑电路相连;
[0033]
所述tr组件保护逻辑电路用于当tr组件收发控制发射时间过长时,自动将发射关闭;当tr组件收发控制不满足占空比的要求时,自动进行收发控制校正;防止tr组件烧毁;与tr组件的输入端相连。
[0034]
在上述技术方案中,所述逻辑控制电路接入外部时钟信号和外部时钟有效标志信号。
[0035]
综上所述,由于采用了上述技术特征,本发明的有益效果是:
[0036]
本发明可以实现对tr组件的收发控制逻辑校正,从而在tr控制逻辑上实现对tr组件进行实时保护,在不同的工作使用环境,都能做到不影响tr正确输出的同时防止tr组件被烧毁。具体地:
[0037]
1、通过增加逻辑保护电路,当tr组件收发控制发射时间过长时,自动将发射关闭,防止tr组件烧毁;
[0038]
2、通过增加逻辑保护电路,当tr组件收发控制不满足占空比的要求时,自动进行收发控制校正,防止占空比过高的情况造成tr组件烧毁;
[0039]
3、收发控制在满足要求的情况下,逻辑电路对原有的收发控制不造成影响。
[0040]
本发明结构简单,无论是用分立元件实现,还是在fpga中逻辑实现都非常容易,不占资源,在用户收发控制和tr收发控制之间加入该保护电路后,对于安全的用户收发控制输入,没有任何影响。而如果发生收发控制持续过高,电路会强行拉低tr组件的收发控制输入,直到tr组件热量耗散后,自动恢复到用户控制。在收发控制输入占空比过高时会自动改变占空比到tr组件能够接受的范围,从而保护tr组件不受损害。在实际研制和生产中加入该逻辑,避免发生tr组件因为收发控制造成损害的情况。
[0041]
本发明的附加方面和优点将在下面的描述部分中变得明显,或通过本发明的实践了解到。
附图说明
[0042]
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解,其中:
[0043]
图1是本发明一个实施例的一种tr组件保护逻辑电路的电路原理图;
[0044]
图2是传统tr组件逻辑控制电路;
[0045]
图3是本发明一个实施例的一种tr组件保护逻辑电路的控制逻辑的流程图;
[0046]
图4是本发明第一个具体实施例的一种tr组件保护逻辑电路在输入正常情况下的输出波形图;
[0047]
图5是本发明第一个具体实施例的一种tr组件保护逻辑电路在输入时钟异常情况下的输出波形图;
[0048]
图6是本发明第一个具体实施例的一种tr组件保护逻辑电路在占空比输入异常情况下的输出波形图;
[0049]
图7是本发明第一个具体实施例的一种tr组件保护逻辑电路在输入长时间高电平情况下的输出波形图。
具体实施方式
[0050]
为了能够更清楚地理解本发明的上述目的、特征和优点,下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是,在不冲突的情况下,本技术的实施例及实施例中的特征可以相互组合。
[0051]
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是,本发明还可以采用其它不同于在此描述的方式来实施,因此,本发明的保护范围并不受下面公开的具体实施例的限制。
[0052]
下面参照图1至图7来描述根据本发明一些实施例提供的一种tr组件保护逻辑电路、控制逻辑和收发控制系统。
[0053]
本技术的一些实施例提供了一种tr组件保护逻辑电路。
[0054]
如图1至图3所示,本发明第一个实施例提出了一种tr组件保护逻辑电路,包括:计数器、比较器、第一与门&1和锁定输出模块tr_lockout;
[0055]
第一与门&1的一个输入端接入用户输入的tr收发控制信号,另一个输入端与比较器的输出端相连;第一与门&1的输出信号分别输入至锁定输出模块tr_lockout的输入端、比较器的一个输入端、计数器的正向计数控制端up en和计数器的反向计数控制端down en;
[0056]
所述计数器的输出端与比较器的另一个输入端相连;
[0057]
所述锁定输出模块tr_lockout与tr组件相连,用于在存在容易导致tr组件超负荷烧毁的原因时,拉低输入至tr组件内的收发控制信号;
[0058]
当第一与门&1的输出信号为高电平时,计数器计数增加s1;当第一与门&1的输出信号为低电平时,计数器计数减少s2;
[0059]
比较器用于比较计数器的输出值是否达到tr组件允许的最长连续发射时间smax。
[0060]
在该实施例中,当第一与门&1的两个输入端均为高电平时,第一与门&1的输出为高电平,表明收发控制信号满足tr组件的要求,要求包括最长工作时间和占空比等,锁定输出模块tr_lockout将收发控制信号传递至tr组件;当第一与门&1的两个输入端任一为低电平时,第一与门&1的输出为低电平,表明收发控制信号不满足tr组件的要求,锁定输出模块tr_lockout将收发控制信号强制拉低,从而保证tr组件不会烧毁。
[0061]
本发明第二个实施例提出了一种tr组件保护逻辑电路,且在第一个实施例的基础上,如图1至图3所示,计数器增加计数时的数值s1与计数器减少计数时的数值s2应当满足:
[0062][0063]
其中,x为tr组件不损坏的允许最大占空比。
[0064]
在该实施例中,通过计数器增减的比例,即s2和s1的比例可以对tr控制信号的占空比进行调节。
[0065]
本发明第三个实施例提出了一种tr组件保护逻辑电路,且在上述任一实施例的基础上,如图1至图3所示,比较器在进行计数器的输出值与tr组件允许的最长连续发射时间smax的比较时,当计数器的输出值大于等于smax,比较器输出低电平;当计数器的输出值小于smax,比较器输出高电平。
[0066]
本发明第四个实施例提出了一种tr组件保护逻辑电路,且在上述任一实施例的基础上,如图1至图3所示,第一与门的输出信号经过非门后输入至计数器的反向计数控制端。非门设置在计数器的反向计数控制端表示低电平是有效的输入状态。
[0067]
本发明第五个实施例提出了一种tr组件保护逻辑电路,且在上述任一实施例的基础上,如图1至图3所示,用户输入的tr收发控制信号由逻辑控制电路产生,所述计数器的clk输入端接入输入至逻辑控制电路的时钟信号,用以保证计时的准确性,时钟同步;所述计数器的clk输入端也可以接入其他时钟源。
[0068]
本发明第六个实施例提出了一种tr组件保护逻辑电路,且在上述任一实施例的基
础上,如图1至图3所示,还包括收发控制信号输入模块tr in,所述收发控制信号输入模块tr in的输入端与逻辑控制电路的输出端相连,输出端与第一与门的一个输入端相连。
[0069]
本发明第七个实施例提出了一种tr组件保护逻辑电路,且在上述任一实施例的基础上,如图1至图3所示,还包括第二与门&2,所述第一与门&1的输出端与第二与门&2的一个输入端相连,所述第二与门&2的另一个输入端接入外部时钟有效标志信号clk lock,用于防止时钟失效造成逻辑失效;所述第二与门&2的输出端分别与锁定输出模块tr_lockout的输入端、比较器的一个输入端、计数器的正向计数控制端up en和计数器的反向计数控制端down en相连。
[0070]
在该实施例中,第一与门&1的输出信号在经过与外部时钟有效标志信号clk lock进行与逻辑后再输入锁定输出模块tr_lockout的输入端、比较器的一个输入端、计数器的正向计数控制端up en和计数器的反向计数控制端down en。用于防止时钟失效造成逻辑失效。
[0071]
本发明第八个实施例提出了一种tr组件保护逻辑电路的控制逻辑,如图3所示,应用于如上述实施例中任一项所述的一种tr组件保护逻辑电路,包括以下流程:
[0072]
a1、启动tr组件保护逻辑电路,计数器归零;
[0073]
a2、监测经tr组件保护逻辑电路输出的tr收发控制电平;
[0074]
a3、判断a2中经tr组件保护逻辑电路输出的tr收发控制电平为高或低,输出信号为高电平时,计数器计数增加s1;输出信号为低电平时,计数器计数减少s2;
[0075]
a4、继续监测经tr组件保护逻辑电路输出的tr收发控制电平;
[0076]
a5、判断a4中经tr组件保护逻辑电路输出的tr收发控制电平为高或低,输出信号为高电平时进行a6,输出信号为低电平时进行a7;
[0077]
a6、判断计数器的输出值是否大于tr组件允许的最长连续发射时间smax;若是,将输入至tr组件的tr收发控制信号的电平置低,返回a2;若否,保持输入至tr组件的tr收发控制信号的电平,返回a2;
[0078]
a7、判断计数器的输出值是否大于0;若是,将输入至tr组件的tr收发控制信号的电平置低,返回a2;若否,保持输入至tr组件的tr收发控制信号的电平,返回a2。
[0079]
在该实施例中,在系统刚刚上电时,由于外部时钟有效标志clk_lock还未置高电平,tr收发控制信号被保护逻辑电路拉低,当系统进入工作状态时,保护逻辑电路会检测tr收发控制信号的电平状态,当为高电平,则计数器增加,当为低电平时,计数器减小,通过增减的比例可以对tr控制信号的占空比进行调节,当计数器达到tr组件允许的最大发生持续时间smax时,tr收发控制信号被保护逻辑电路拉低,从而保证tr组件不会烧毁。
[0080]
本发明第九个实施例提出了一种tr组件收发控制系统,且在上述任一实施例的基础上,如图1至图3所示,包括:逻辑控制电路,tr组件和如上述实施例中任一项所述的一种tr组件保护逻辑电路;
[0081]
所述逻辑控制电路用于产生tr收发控制信号,与tr组件保护逻辑电路相连;所述逻辑控制电路接入外部时钟信号和外部时钟有效标志信号。
[0082]
所述tr组件保护逻辑电路用于当tr组件收发控制发射时间过长时,自动将发射关闭;当tr组件收发控制不满足占空比的要求时,自动进行收发控制校正;并与tr组件的输入端相连;防止tr组件烧毁。
[0083]
本发明第一个具体实施例了设计了一个时钟为100mhz,连续发射时间低于120us,占空比低于33%的tr保护逻辑电路,逻辑用vhdl语言进行实现,对收发控制的效果如图4至图7所示,图4至图7中的波形展示基于同一坐标系进行。
[0084]
如图4所示,当tr收发控制信号输入在正常的占空比条件下,tr_lockout的输出与tr收发控制信号一致,逻辑电路对原有的收发控制不造成影响。
[0085]
如图5所示,当时钟失锁时,监测逻辑会失效,这时tr_lockout输出为低电平,保护tr组件。这样,在电路上电期间,也可以保护tr组件不被烧毁。
[0086]
如图6所示,当tr收发控制信号输入占空比过高,tr_lockout输出为最大允许占空比的信号。即保证有输出,也可以保护tr组件不被烧毁。
[0087]
如图7所示,当tr收发控制信号输入长时间拉高,tr_lockout在计数器达到tr组件允许的最大发生持续时间smax,即最高保持时间120us后,输出变为低电平。对tr组件自动进行保护。
[0088]
在本说明书中,对上述术语的示意性表述不一定指的是相同的实施例或实例。而且,描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
[0089]
凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
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