数字小交换机开关中使用的数字时隙和信号总线的制作方法

专利名称:数字小交换机开关中使用的数字时隙和信号总线的制作方法
本发明是关于在数字电话领域中所用的小交换机(PBX)，特别是关于在能够传送话音和数据信号的数字小交换机中所用的一个时隙总线和一个信号总线。
小交换机越来越多地用在当今的电话系统中。一台小交换机把办公室、建筑物或工厂中的电话连系起来。在小交换机系统中的任何一个人都能同该系统之内的另外一个人谈话而无需花使用外线和设备的费用和时间。
小交换机系统日益变成数字式的。打电话者的模拟话音信号被转换成数字信号。这些数字信号通过小交换机系统传送出去。此外，小交换机也越来越多地用来传送计算机数据信号。这部分地是由于在家庭和办公室里使用个人计算机的缘故。
这种系统的心脏，小交换机开关如图1所示把本系统内的打电者连接起来，如果想向小交换机系统以外的人打电话时，小交换机也可与外线相连接，同时也可把外面的打电话者与本系统的线连接起来。一般来说，一个小交换机开关具有一定数量的模块或“用户线卡片”。每一个用户线卡片接到一定数量的电话或“终端”上，同时用户线卡片之间要用一组称作“总线”的线路彼此相连，这个总线有时也称作“底板总线”。这种总线，如图1中的总线10具有一个时隙总线。时隙总线可以传送话音的数字信号或计算机数据。
在一个数字小交换机中，可以在某一速度下取話音信号，典型的速度是每秒8000次(8KHZ)，所得到的电压抽样被转换成数字，典型的是8位的“U律”或“A律”编码。所得到的位顺序(8000×8或64K位/钞)被称作原始話音信号的脉冲编码调制(PCM)。数字小交换机把PCM信号从本系统内的这一处传送和交换到另一处。最后，PCM信号又被转换成模拟話音信号让人们可以听见。
PCM信号由总线10传送，这些信号在一定的时间间隔或时隙内传送。在每一个时隙内可以传送PCM64K位/钞的数据流，这样每一个输入或输出的话路一般就需要一个时隙。当然，一个时隙也能用来在64K位/钞的速度下传送计算机数据信号。
除了一个时隙总线外，总线10还有一个信号总线。除了PCM编码话音信号和数据信号外，一个数字小交换机开关还必须传送和交换与个人话音或数据端口有关的“信号”或控制信息。比如，对于一个旋转拔号电话来说，重要的一点是要知道话机是否已经“摘机”，是否已经拔号等等。这样，小交换机开关就必须有办法从各个话音端口那里收集信号的信息，同时要能把这个信息传送到一个控制装置上去，该控制装置采用话音连系的办法作用到这一信息上。
所有的数字小交换机都必须具有某种时隙总线和信号总线。伴随着这些总线的有很多互相冲突的目标和问题。其中包括(a)通用总线和平行总线接线。一个典型系统中的一个总线具有一定数量的“位置”;每一个位置有一个总线连接器与一个模块或用户线卡片连接器相配合，把一个模块接到总线上，如果在总线的每一个总线连接器中，同样的信号处于相同的位置上，那么这个总线就是“通用的”。在一个通用的总线上，任何一个模块都可以同总线中的任何位置相连。这种系统的好处是明显的。
一个完全平行的总线拓扑结构可以满足一个通用总线的要求。这个可以很容易地布置在印刷电路板上。不论总线中的位数是多少，都可以很容易地接到任一点上。
如果只有少数的线路不平行，比如在控制装置周围有一个星形布局，那么在每一个电位断点上和每一个与众不同的位上有不同数目的线路。这样一来，这个总线就不再通用了。
(b)在指定最大信号速度下的最大数据传输带宽。
一个总线的几个操作性能特点受到总线上最大交换信号速度的限制。比如，较快的交换速度限制着最大的总线长度，同时还会产生射频干扰。另一方面，较快的速度却可以用较少的线路传送较多的信息。因此，在一定的交换信号最大速度的情况下，尽量多的信号应该用这个最大速度来传送，以便得到最大的数据传送带宽。
(c)灵活的时隙分配由于不同的模块可以用于不同数目的话路，一个通用总线的目标就意味着，对于任何一个指定的总线位置来说不应该有一个固定数目的时隙，即使在采用集中时隙交换(图2(a))的情况下，也是这样。相反，时隙应该分配到各个模块上，就象专门的系统结构所要求的那样。
(d)各个模块的可编址能力尽管是平行总线接线和具有通用性，还是需要有一些设备来选择各个用户线卡片模块用于一些操作，如送出和接收信号信息，转换，以及重设等。不过，为每一个模块提供一个单独的“模块选择”线又违背所想要的平行总线接线和得到通用性。
(e)集中或分散的时隙交换在现有的小交换机上使用着两种不同的时隙交换技术。“集中”交换如图2(a)所示。在这种时隙交换技术中，逻辑上有两条时隙总线来传送话音信号和数据信号。一条总线用来把中央控制装置的外出时隙信号传送给包含各个端口电路的用户线卡片模块，而另一条总线用来在相反的方向传送输入的时隙信号。每一条总线有一个专用的时隙用于系统中的每一个端口。比如，一个话音端口“X”总是把它的PCM信号布置在一个输入时隙X上，并且在一个外出时隙X上接收PCM信号。
由于中央控制装置接收所有的输入时隙信号并且把所有外出时隙上的话音或数据信号传送给用户线卡片，中央控制装置中的时隙互换电路可以进行所有这些连接。比如，要连接端口X和Y，中央控制装置中的时隙互换电路被编程序，把送到输入时隙X上的PCM取样储存起来，并且把它们传送到外出时隙Y上;同时还可把送到输入时隙Y上的PCM信号储存起来并且把它们传送到外出时隙X上。
在“分散”交换中，如图2(b)所示，逻辑上只有一个单时隙总线，并且没有集中的时隙互换电路。相反，每一个用户线卡片模块都有一个局部的时隙互换电路，该电路可以把从任何一个端口得到的输入信号接到时隙总线上的任何一个时隙上，同时这个电路还可以收听任何一个时隙上的信号并且把它们送到任何一个输出端口上。
在这种技术中，为了连接端口X和Y，中央控制装置可以定址一对时隙，如P和Q，它们不必要同X和Y有任何固定的关系。接着，它便指示端口X的局部的时隙互换电路传送到时隙P上而接收到Q上。同时指示Y传送到Q上而接收到P上。
一般来说，选用集中的时隙交换还是分散的时隙交换的问题是根据交换技术的性能以及设计时所能采用的技术的经济效益而定。比如，分散技术可以更有效地利用时隙，因为时隙不是分配在闲置的端口中，而集中技术一般比较便宜，因为它只需要一个时隙互换电路。
本发明可以达到上述的很多目标并且解决了或者大大减轻了上述的很多问题。
本发明是关于一个具有很多模块的小交换机开关，每一个模块至少具有一个端口用来连系送到小交换机去的信号以及从小交换机来的信号;有一些平行的线路用来传送各模块之间的信号;同时在模块上还接有时钟用来限定通信线路上信号所需的时隙数目，同时也用来启动模块在预定的一部分时隙中进行通信，此时一个以上的模块可以在同一个时隙中进行通信。
这样，在本发明中就提供了一个平行的通信线路。另外，传送速度可以增加到最大值而不需要提高时隙的交换速度。
每一个模块可以分别定址。每一个模块具有一个产生信号的装置用来识别模块，另外与上述的识别装置和时钟装置相连接的还有一个装置用来为模块选择时隙，这样，在时隙选择装置连接线路中的一条线路上，由选定的时隙信号把模块定址。
本发明既可用于集中时隙交换又可用于分散时隙交换。除了具有外部世界的端口的用户线卡片模块外，小交换机开关有一个中央控制模块。在集中交换中，中央控制模块通过平行线路中的第一组把信号传送到用户线卡片模块，并通过平行线路的第二组接收从用户线卡片模块来的信号。该控制模块还通过平行线路的第三组把控制信息传送给模块并从模块接收信息。对分散交换来说，控制模块具有一个装置，这个装置用来截止控制模块在预定时隙内通过第一条线路传送信号，同时也用来发出控制信息指示在第三组线路上的控制模块截止。用户线模块本身具有一个装置与第三组线路相连，用来通过第一或第二组线路传送信号，同时用来在预定时隙内接收第一或第二组线路上的信号。在这些时隙内，小交换机开关的结构以分散方式工作。
通过下面参照附图对专利的详细说明的研讨可以更好地了解本专利。
图1所示是数字小交换机开关的轮廓图;
图2A是一个在集中交换方式下工作的数字小交换机;图2B是在分散交换方式下工作的数字小交换机。
图3所示是本发明的时隙总线和信号总线细部图。
图4表示本发明的时钟操作和时隙计时。
图5A所示是与图3中的时隙总线相连接的用户线卡片模块所用的时隙译码电路;电路的计时操作示于图5B中。
图6A所示是与图3中的信号总线相连接的每一个用户线卡片模块上的模块选择电路详图;电路的计时操作示于图6B中。
图7所示是用来驱动图3中信号总线的用户线卡片模块选择线路的中央控制模块电路。
图8所示是中央控制模块和用户线卡片模块电路，这些电路与图3中信号总线的输入信息(IN)、输出信息(OUT)和重设(R(Reset)线路耦合。
图1所示是一个数字小交换机开关的总貌，这种开关一般具有一个中央控制模块11和用户线模块12A-D。中央控制模块11进行该开关的集中控制，比如从各个模块12A-D那里收集信号信息，并且协调模块12A-D之间的工作。典型的用户线卡片模块12A-D具有许多端口，通过这些端口把话音和数据传送给开关或从开关送来。每一个端口都有单独的通信线路13A-13C，电话等设备即接到上述线路一端的终端上。另外的用户线卡片模块(如12D)可能与中继线130相连，而中继线可能与另外一个小交换机开关(和另一个小交换机系统)相连，或者接到总电话系统这类设备上去。中央控制模块11和用户线卡片模块12A-D是通过一个总线10相连接。
图3所示是按本发明的一个总线的详图，这一总线在数字小交换机中特别有用。通过连接器14A-14D把这些线接到用户线卡片模块上。按照通用性的设计目标，所有的总线都完全平行，例外的是单一模块地址终端有选择性地按到地线31上。这一点将在后面讨论。
图3中的总线被分成三个组。第一组是一组时钟线21-23。第二组是一组时隙线24、25，小交换机开关的模块之间的话音PCM信号和数据信号都通过这些时隙线传送。第三组是一组信号线26-29，这些信号线用来传送模块之间的信号信息。
虽然除了模块地址信号以外的所有总线位置都是一样的，但不同型式的模块都可以与每一个总线位置相连。特别是有一个模块应该是“总线主导装置”，因为它提供时钟及其他主控制信号而其他模块则响应这些信号。实事上，这个模块被称作“中央控制装置”。本发明的一个优点就是中央控制模块(或者任何一个其他的模块)可以接到任何一个总线位置上。
图3中的第一组信号是时钟，配置在中央控制模块的线路21-23上。图4所示是在本发明的这个实施例中，这些时钟的计时操作。线路21上的信号TCLKA是一个9，048MHZ，33%工作循环的时钟;线路22上的信号TCLKB是一个性能一样的时钟，只是与信号TCLKA的相位相错180°本发明中时钟信号的形状(或工作循环)的重要性将在后面讨论。每个时钟的周期是1/(2，048MHZ)，也就是大约488毫微秒(ns)。
信号TFRM是一个帧信号，它可以在每125微秒(US)中延续动作一个时钟周期，或者是在每256个TCLKA或TCLKB周期里动作一次。连续TFRM脉冲之间的间隔称作一个“帧”。在U一律或A一律的PCM中，这个125微秒(US)周期是标准的。
对于某一个最大时钟节拍频率(在本实施例中是2，048MHZ)来说，可用的时隙数目已是最大值了。在一个通用的时隙总线设计中，只有一个单时隙时钟(“TCLK”)，这个时隙总线在整个TCLK周期内只传送一个单PCM信号或数据信号。在一个488毫微秒(ns)TCLK周期内，在一个125微秒(Us)帧内限定256个时隙。
本发明采用两个2.048MHZ、33%工作循环时钟，TCLKA和TCLKB，在每一个488毫微秒(ns)时钟周期中可以限定两个时隙。
如图4所示，时隙被分成两个组，“A”和“B”。“A”时隙是在TCLKA高的时候出现，而“B”时隙是在TCLKB高的时候出现。按照常规，不论在哪一组中，在TFRM信号出现后出现的第一个时隙是0号;其余的按次序编到255号。这样，TCLKA、TCLKB及TFRM信号就限定了512个时隙，编号从A-0到A-255以及从B-0到B-255。
在时隙被限定以后，话音PCM信号或数据信号在专门的时隙间隔时间内被平行地传送到线路24，25的时隙总线上。图3表示一个集中时隙交换系统。有两个时隙总线，一个总线用于输入时隙信号的TSIN信号(从任意一个模块到中央控制模块)，而另一个总线用于输出时隙信号的TSOUT信号(从中央控制模块到其他模块)。这些总线的每一个总线都有8位宽。在任何瞬间(时隙)内，一个总线可以传送一个完整的8位PCM信号或数据信号。
在集中时隙交换系统中，中央控制模块包含着时隙互换电路，它储存着从TSIN输入总线24接收的所有信号，并且把储存的任何时隙信号传送到TSOUT(输出)总线25上。这样，中央控制模块便可以把任何的输入时隙信号接到任何的输出时隙上。
在集中时隙交换系统中，中央控制模块总是驱动TSOUT总线25，但不同的用户线卡片模块却在不同时隙内驱动TSIN总线24。在每一模块上使用三态驱动器进行一般操作就可以得到驱动TSIN总线24的多信号源能力。为了驱动TSIN总线24，某一特定模块上的TSIN总线驱动器只有在TSIN时隙分配到该模块的时候，才被启动，而在其他时间内都被截止。谁把TSIN时隙分配到模块上谁就必须保证每一个TSIN时隙只能被一个模块驱动。
按照时隙分配到模块上的方式，连续的TSIN时隙可以被不同的模块驱动。比如，在图4中，时隙B-0可以被模块P驱动，而时隙A-1可由模块Q驱动。在这种情况下，重要的一点是在模块Q的TSIN驱动器被启动以前，模块P的TSIN驱动器要被截止。否则模块P和Q就会在一个短时间内同时驱动TSIN总线，这有可能使系统中的噪音增强，还有可能引起驱动器应力增加(因而故障率增加)，这与驱动器的工艺有关。在目前多数采用的总线驱动器技术一三态晶体管-晶体管-逻辑系统(TTL)中，驱动器应力和系统中的噪音可能会特别严重。
一方面，三态TTL驱动器(比如74LS244集成电路)已经按照“断开”比“接通”快些的原则进行设计以力求减小这些影响。这样，如果一个总线上的一个74LS244部件被截止而另一个同时被启动，那么在第二个驱动器开始驱动它以前，第一个就会停止驱动它大约15毫微秒(ns)。另一方面，也不可能截止一个驱动器而同时启动另一个驱动器。对于两个驱动器来说，在启动逻辑线路中的传播延时上的差别，再加上两个驱动器之间相隔的距离(在一个总线系统中是值得注意的)，可以很容易地去掉74LS244部件和类似驱动器中所存在的这个15毫微秒(ns)安全范围。
为了避免这些问题，在线路21，22上的时钟TCLKA和TCLKB都具有33%的工作循环。这些时钟不是在488毫微秒(ns)的50%时间接通，而只在周期的三分之一时间内接通。在采用这样的工作循环时，在TSIN和TSOUT总线24，25上的连续时隙之间都会有16%的工作循环是“空时”，在本发明的这个实施例中，时钟为2，048MHZ，上述的“空时”将为81毫微秒(ns)，不论驱动器的特性如何都是这个数。
这样，如果把更多个TCLK时钟接到系统中，工作循环将小于( 1/(N) )T，这里N是时钟的数目，而T是时钟的周期，这样就可以保证在时隙之间有一定的“空时”。
在集中时隙交换的TSIN总线24上，上述这个空时是很重要的。对于本发明中的时钟系统来说，一个模块仅仅需要保证它只在TCLKA或者TCLKB高的时候驱动TSOUT总线。在2048MHZ的情况下，每一个模块在每一个时钟周期中决定启动/截止时，逻辑电路中有81毫微秒(ns)用来传播延时。
在集中时隙交换系统中，当系统运行时每一个模块都有一些固定的时隙分配给它。当系统是用模块上的硬件跳接线组成(即装设)的时候或者是用一个软件初始程序把参数加到模块上的时候，这些时隙就被分配。集中(与分散相反)交换的整个目的就是要减少每一个用户线卡片模块电路的尺寸以及为分配时隙而花费的成本。
本发明采用在模块中分配时隙用的最少电路。在时隙分配电路方面的一个重要改进是再一次使用了两相时隙时钟(TCLKA和TCLKB)。尽管时隙总线24，25(TSIN和TSOUT)各包含512个时隙，在一个集中交换系统中有一个特殊的模块，它的操作须参考TCLKA或者TCLKB，因此只能接通256个时隙(要么选A组要么选B组)。
从实际使用方面来说，这种A/B分开是重要的，因为256个时隙可以用一个8位计数器译码，而512个时隙需要一个9位计数器。鉴于目前现用的计数器电路都是4位或8位计数器，本发明可以节省很大的费用，因为它只使用了两个4位(或一个8位)计数器插件来进行时隙译码，而没有使用三个4位(或两个8位)计数器插件。
本发明的另一个重要贡献是使用数目最少的开关或可编位来用一个特殊的模块定址一组时隙。比如，如果一个模块需要8个时隙，那么A组或B组中的256个时隙被分成32组每组8个时隙，并且一个5位数定址到一个特殊组。另一方面，如果一个模块需要64个时隙，那么就只有4组，每组64个时隙，就可用一个2位数定址。
图5A所示是每一个用户线卡片模块中时隙译码电路的典型实施例。这个特殊实施例可将A组或者B组中的时隙进行译码，这取决于开关28的位置。所选择的一组256个时隙被分成16组，每组16个时隙;用一个4位数把一个特殊组定址到开关39中。时隙0到15在0组中;时隙16到31在1组中;时隙32到47在2组中，余类推。
计数器31是一个8位二进制计数器，其输出自QA(最小值)到QH(最大值)，它每逢CLK输入信号出现上升边时就递增;不过如果LOAD输入在CLK上升边是1的话，这个计数器将不计数，而是收进A至H上现有的输入信号。
译码器33是一个电路，它每次最多只启动输出(Y0-Y15)中的一个。如果EN1或EN2输入中的一个是0，所有的输出就都是0。不过，如果EN1和EN2都是1的话，那么与输入A到D中的二进位数相对应的输出将是1，而所有其他的输出将是0。
TSIN总线驱动器35是一个三态驱动器，当它的ENAALE输入为0时，其输出将被截止;如果ENABLE是1，那么在A0到A7上的输入值将被用来驱动TSIN总线24。
输入寄存器36包含着8个边沿触发的D触发器，如果当一个上升边出现在CLK输入时CLKENABLE输入是1的话，那么D输入(TSOUT总线值)将被储存在触发器中，并且将出现在Q输出，以便传送到用户线卡片模块中去;在所有其他时间里，Q输出将持其先前的数值。
反相器40和“与”门32、34都是标准的逻辑门。图5B所示是图5A中译码电路的计时图表。假设时钟TCLKA已经由开关38选定，在开关39中的二进制数为“0000”，接着电路将0组中的时隙，即时隙0到15译出。在TFRM脉冲时间内，时钟TCLKA的下降边上，有一个相对应的上升边出现在计数器31的CLK输入，这个计数器把数值1111000Z送入计数器输出QH、QG、QF、QE、QD、QC、QB、QA。4个二进制的“1”将在四输入的“与”门31的输出端发出1。下一次，当TCLK时钟为1时，译码器33的EN1、EN2两个输入都将为1，故选中的输出(YO)，与TSIN和TSOUT总线上的时隙A-0相对应，也将是1。对于下一组15个TCLKA周期，QH～QE仍将保持1，同时QD～QA清点剩余的15个二进制值，并按时隙A-1至A-15依次起动译码器输出Y1。
现在假设开关39中的二进制值不是0000，而是1110(即十进制的14)。那么计数器31中的初始值将是00010000而不是11110000。这时从TFRM脉冲开始，要花费额外的224个时钟周期以便计数器去数、去查明“11110000”，这是译码器输出端(YO)被激活的第一个状态。这样，第14组时隙(时隙224至239)被译码。其余各组的操作与此相同。
“与”门34控制着三态驱动器35的ENABLE输入，按照前面已描述过的TSIN总线操作法，只有当时隙位于已定址的一个组中且只有当TCLKA为1时，驱动器才能驱动TSIN总线24。寄存器36的CLKENABLE(时钟起动)输入控制寄存器36，使其只能根据已定址的一组时隙变更它的内容。
译码器33的输出线路及TSIN与TSOUT信号的模块时隙总线对于模块的内部线路输出或送入信号。模块的内部线路不属于本发明范围;况且，本发明是用于现有的用户线卡片模块及其内部线路的。很清楚，逻辑等价可用于任何数字逻辑线路。重新定义许多开关39可以取销图5中的反相器40，而利用二进制计数器线路31中内装的“波载输出”功能就可取销分离的“与”门32。
同样，TCLK时钟选择号及时隙分组号也不须来自开关40。有着其它的可能性，一种极端是按照总线上的模块位置用“硬件接线”来传输这些参数，另种极端是采用定址于模块上的微处理机的输出端口位，并由一寄存器寄存的办法使参数传输完全编程化。在推荐的实施例中，TCLK选择开关38是总线上模块位置的函数，而时隙分组选择开关39借助于模块上的微处理机可以编制程序。
示于图5的总图对于任何数量的时隙都很好用，此数量应为二的幂，可以说是2n。在上述情况下，对于时隙组数只用了8-n个开关(图5中的开关39)，用了一个8-n输入与门(门32)，还用了一个n至2n的译码器(译码器33)。组内的起始时隙总是分组时隙数的倍数。例如，，假使有8个32时隙的分组，那就在0，32，64，96，128，160，192，224时隙处始，延续运行32个时隙。
为了得到非二的幂，为了获得译码时隙所要求的数目，设计中可以依次删除二的最高次幂。比如，要做14个时隙的译码，图5A中译码器33的Y15、Y14输出端在模块中就被“封存”不用了，除非是为了当Y14或Y15输出信号为1时要禁止TSIN总线驱动器35，须将这两个输出端反相，并连接到与门34的附加输入端上。这两个剩下的时隙可以用到只需要两个时隙的模块上去。
在大部分布置中，包括本发明推荐的实施例，总是希望利用均匀横跨整个125微秒帧的用户线卡片模块使时隙扩展分布，这样做要比象图5B那样束缚在一起好得多。将时隙扩展开来可使模块在各时隙之间有更多时间去进行局部操作，这样就降低了模块的成本减少了它的复杂性。
扩展时隙很容易做到，在图5A中的计数器31上，只要把A～D输入与E～H输入对换再将QA～QD输出与QE～QH输出对换就行。对换之后，0组时隙含时隙0，16，32，…，240，而1组时隙将为1，17，33，…241，以此类推。
在图5和图5B的时隙定址译码操作中，进来和出去两个方向的模块内部的时隙是准确地同时发生的，即便在上述扩展情况下也是如此。然而模块内的信号发生和接收线路却要求进入的时隙和出去的时隙不在同一时间发生，多半会要求二者错开一个时隙(488毫微秒)或半个时隙(244毫微秒)。
1时隙的错位几乎在任意的时隙译码线路中都能得到，办法是在适当的时机在线路上使用触发器或寄存器延迟线路。比较困难的是1/2时隙错位。但是在本发明中，由于再次开发使用双相位时钟(TCLKA、TCLKB)，很容易得到1/2时隙错位。特别是，参见图5A，如果时钟TCLKA通过与门34起动TSIN驱动器，那么计数器31及TSOUT寄存器36就可以被时钟TCLKB定时，反过来也是一样。译码器33的EN2输入可由TCLKA、TCLKB起动，如有特殊需要用到模块内部的译码器输出时还可由两个时钟同时起动。
这样，每一个用户线卡片模块都有一定数量的开关40，参见图5A，或者模块时隙译码线路中具有一定数量的可编程序位则更为理想。这个数量是与时隙组的规模相对应的，也就是说，要与服务于该用户线卡片模块端口的时隙数量相符合。此外，除了尽量减少模块内的时隙分组定址线路的数量，本发明还设定了开关40或可编程序位的值，使不同的时隙分组分配给不同的用户线卡片模块，即便不同模块需要不同数量的时隙。
比如，假设有下列的模块并且为简化起见所有模块都必须用B组的时隙(可认为A组时隙已经充满)
如果时隙按次序分配，并且每组时隙必须从一个时隙开始，它的号是该组规模数的倍数，如前所述，模块P、Q、R、S和T被分配的情况如地址分配1＃所示。模块T没有64个连续的时隙可供利用。不过，在整个一组256个时隙中还有一共96个分散的时隙可以利用。
所以，本发明使时隙组在每一个模块上的定址可以用信息处理机直接或间接地编程序。在本发明的这个实施例中，各组时隙可用每个用户线卡片模块上的微处理机直接编程序，有一个中央控制模块处理机命令用户线卡片模块微处理机进行时隙组的最佳定址，其办法是把它们的信息送入一个在图8中将要说明的信号总线中。
中央模块微处理机在定址时隙组时是首先指定最大的组。接着再指定时隙数目第二大的组。这样一步步进行直到最小的组也被指定为止。用这种办法，时隙组可以最为有效地得到定址。地址分配2＃就是一例。中央模块微处理机所用的这种程序，对这方面技术熟练的人可以很容易地写出来。
如图3所示，每一个模块有四条模块地址连接线MOD3-0。这些连接器可以用地线41接地，或者在每一个模块位置上以一种不同的型式断开。这样，在原则上就有十六个不同的“硬件接线的”4位模块地址，以便识别每一个用户线卡片模块。(很明显，可以使用一些附加的模块地址连接器，以便提供较多的模块地址，也就是为32个地址有五条线)。
当每个模块具有不同的4位地址时，以往的定址模块技术的典型作法是备有一个4位模块选择总线，中央控制模块把一个选定的模块地址送入这个总线上。每个模块上的4位比较器把模块选择总线同它本身在所有时间内的硬件接线的地址(MOD3-0)相比较，看看它是否被选定。以往的这种技术有一个缺点，即模块选择总线的数目多，一个4位地址需要四条，如有16个模块地址以上时所需的总线数更多。
本发明中的模块选择总线只包含一条信号线26。在这条线26上的MS信号可以为多达512个不同的模块编址。在我们现在所介绍的推荐实施例中，这个MS线26可以为32个不同的模块编址。
TCLKA、TCLKB和TFRM这些时钟一起可以确定51512个单一的时隙。对于MS线26来说，“选择时间段”的数目可以少些。这个选择时间段的数目正好是时隙数目被16除所得的余数，这样，时隙A-1、A-17以及从时隙A到A-241的每第16个时隙也是选择时间段A-1。在这种安排中，总共有32个选择时间段，编号从A-0到A-15，以及从B-0到B15。如果时隙每125微秒重复一次的话，选择时间段则每8微秒左右重复一次，因为选择时间段的数目较少。
在本发明中，如果MS信号在相应的选择时间段内是“1”则一个模块被选定，如果是别的则这个模块未被选定。如在MS线26上放置一个适当的模型，中央控制模块便能选择一个或者几个用户线卡片模块，也可以不选，也可以选全部的用户线卡片模块。这是对以往技术的一个改进，因为以往的作法是只有一条平行的4位总线，用它只能很不灵活地选择一个用户线模块。
图6A所示是每一模块的选择逻辑图，计数器42是一个4位二进制计数器，输出从QA到QD，每次的增量是在CLK输入中出现的上升边。不过，在上升边CLK上的LOAD输入是1的话，计数器42将收进A到D的输入终端上的现有信号。D触发器43以及反相器44-46都是标准的逻辑电路。
图6B中表示电路的计时图解用来说明电路的工作。每帧一次，计数器42被加上模块地址编号的补码，而模块地址号是从MOD3-0连接器中得到的。计数器42上每次增量是TCLKA或者TCLKB时钟的上升边，由开关47来选择哪一个时钟。在每第16个上升边上，计数器42即从1111状态转换到0000状态(计数器“状态”是输出终端QD、QC、QB、QA上的数值)。上述转换，尤其是在输出终端QD上的1到0的转换，会在反相器45的输出终端产生0到1的转换。而这一转换本身又把MS线26的现有值计入D触发器43中。这个触发器的输出信号MODSEL可以指示这个模块是否已被选定。这个MODSEL信号一直保持稳定直到下一次从1111到0000的转换为止，也就是在16个时钟循环以后(大约是8微秒)。
进行1111到0000转换的选择时间段取决于模块地址编号。比如，如果MOD3-0的模块地址号是0010，开关47选择了TCLKA，那么上述选择时间段就是A-2。这样，在选择时间段A-2内的MS信号就确定了该模块是否被在下一个8微秒中选中。
利用开关47的两个位置就有可能选择32个不同的模块。在本发明所推荐的实施例中，没有使用机械的开关47。相反，用户线卡片模块的半数将其计数器42时钟输入接到TCLKA上而另外一半的输入接到TCLKB上。这样一来，模块地址的数目就增加到32个，从A-0到A-15以及从B-0到B-15。
还需要说明的是在不改变本发明的精神的情况下还有一些简化方案。特别要提到的是，只要简单地把硬件接线的模块地址号中的0-2位倒置就可以省去反相器44，45。因此，模块选择电路的推荐实施例是价格最低的，由一个不贵的4位计数器42和一个D触发器43组成。
用中央控制模块驱动MS线26的电路有很多种。图6B所示是中央控制模块中的一个电路，这种电路可按各种情况编程序，可选一个用户线卡片模块，也可以不选，也可选全部的用户线卡片模块。计数器50与图6A中的计数器42相似，不过它只有当EN输入为1的时候才计数。FFRM信号是一个与TFRM相似的帧信号，不过这一信号要出现16次，也就是说，它不仅在时隙255时出现，而是出现在时隙15、31、47…直到255的时候。这种时钟信号可以很容易地由时钟电路产生出来，这个时钟电路也产生TCLKA，TCLKB和TFRM。
图7中的信号MODCEN、MODENA、MODENB及MODN3-0与中央控制模块中的一个微处理机61(在图8中)相连接，中央控制模块是选择用户线卡片模块的。微处理机61可以按下列方式来控制这些信号·不选择任何模块，将MODENA和MODENB设定在0。
·选择全部模块，将MODENA和MODENB设定在1，把MODCEN设定在0，而把MODN3-0设定在0000。
·选择模块A-i，把MODENA和MODCEN设定在1，把MODENB设定在0，而把MODN3-0设定在二进制表示的i。
·选择模块B-i，把MODENB和MODCEN设定在1，把MODENA设定在0，而把MODN3-0设定在二进制表示的i。
通过采用上面所讲的这种选择，只需加用图3中的两条信号线路27，28，MI(输入信息)及MO(输出信息)就可以做出一条非常有效的串行信号总线。图10所示是中央控制模块和一个用户线卡片模块都需要的电路。在所有其他用户线卡片模块上，这条用户线卡片模块电路要重复。UART60，70是一般的通用异步接收发送器，它们传送和接收传送数据(TXD)输出和接收数据(RXD)输入的串行信息。在很多情况下，UART的作用是与一个单片微计算机在一起集成的，比如加里福尼亚Santa Clara的Intel公司制造的8031就是一例。图8中的其他元件都是标准的逻辑门和部件。
图8中所示的系统同以往设计所用的一般合用线路的信号总线相比，具有一些重要优点。在一般的合用线路的信号总线中，从中央控制的UART出来的TXD输出信号直接汇流到所有其他模块UART的输入端，同时所有其他模块UART的TXD输出是直接用“与门连接”的，这种做法就不如利用MODSEL的门62、61以之起动中央控制模块UART的RXD输入这种做法好。
·当中央控制模块传送信息时，所有的模块都得收听并且确定这个电流信息是否对针对它的。
·必须有一些技术用来防止两个或几个模块同时驱动MI线227(否则它们的信息将会混淆在一起)。一般技术是查询、讯号通过及冲突检查。
·个别失灵的模块可能会在MI线上产生混乱的信息，从而使每一个信号总线都不灵。
在本发明中，中央控制模块在任何时刻都可以选择它所希望与之通话的模块。中央控制模块是通过使用前面所讲的模块选择电路来实现上述功能的。当选定某一个模块时，其MODSEL信号是1。所以，它的TXD UART输出通过一个收集极开路的“与非”门62被驱动到MI27上，同时MO线28上的信号通过一个“或”门64接到它的RXD UART输入中去。如果这个模块未被选定，那么“与非”门62的输出不起作用(浮动)，同时强迫RXD UART输入呈1，这对一个普通UART来说是“空闲”状态。
中央控制模块能够选择某一个模块进行通话的这种能力，具有很多一般合用线路的信号总线系统所没有的好处·当中央控制模块正在同某一个特定模块通话的时候，其他模块可以不受干扰-它们的UART处于“空闲”RXD状态。
·选择哪一个模块驱动MI线27的过程是直截了当的。中央控制模块选择一个用户线卡片模块，而这个模块是唯一能够驱动MI线27的。
·中央控制模块不会因为个别用户线卡片模块中的硬件和软件失灵而受到任何影响。即使有一个模块“工作不稳定”并且不断地在其UART的TXD输出上产生混乱的信息，中央控制模块只要不选择这个模块就行了。
图8的系统图说明用户线卡片模块上的微处理机71是如何与中央控制模块上的微处理机61通话的，这台微处理机可能是一台Arizona卅Phoenix厂生产的Motorola型设备。每一台微处理机71处理它本身用户线卡片模块的操作。中央微处理机71处理整个小交换机PBX开关的操作，这里包括前面所讲的时隙定址以及后面要讲的分散时隙交换。应该明白，微处理机61，71中的每一台还与其他部分的模块相耦合。这种特殊连接取决于模块的特殊设计。
本发明的另一个优点是在查询方面。在一个具有一个主控器(中央控制模块)和多个受控器(其他模块)的信号系统中，主控器可以在任何时候与受控器联系，而受控器只能在主控器允许的情况下与其联系。所以，主导模块必须有一些办法来知道有受控器想要传送信息给它。一般有两个办法·查询。主控器周期性地向每一个受控器发出信息，问这个模块是否有什么信息要送给它。
·请求发送(RTS)线路。每一个受控器都有其自己的逻辑信号，叫做RTSi，这里i是指模块编号，这些编号都通过总线送回到主导模块。当一个受控器有信息要传送，它就坚持这个信号，同时，主控器周期性地检查所有的RTS线路，并与维持着RTS信号的那一个模块进行通话。
查询这个办法无需增加额外的硬件，但是这种方法较慢并且要额外地发送和接收转询信息(通常是没有结果)。RTS方法要快得多，同时额外负担少(受控器不会受到干扰，除非它真有什么信息要送出)但是这种方法需要更多的硬件，并且可能还需要一个非平行总线以便把RTS线引回中央控制模块。
本发明所采用的RTS系统不需要额外的硬件。如要求发出信息。一个用户线卡片模块只需在其URAT的TXD输出上放置一个连续的“0”逻辑值，然后等中央控制模块的反应;这个连续的“0”在一般UART中就是所谓的“中断”状态。
在一个普通的合用线路系统中，如果一个模块发出一个连续中断将会使每个人的MI线27都被制动。而在本发明中，只有当中央控制模块选择了那个要求发送的模块以后才会出现“中断”。因此，中央控制模块可以把这个“中断”理解为“请求发送”。
一旦发现有“中断”，中央控制模块的微处理机61便给请求发送的模块发出一个信息，让它把要发送的信息送来。在这一点上，请求发送的模块被启动，消除那个“中断”并且将其信息送到MI线27上。
另一种方法是中央控制模块可以不管这个“中断”而是强迫所选择的模块接受命令。在任何情况下，在与中央控制模块通话的时候，一个总要把“中断”消除掉，在通话以后只有当它还有信息要送出才发出“中断”。
本发明中的信号总线的另一个作用是重设。在任何一个数字系统中，必须把系统重设到一个已知状态一一启动。此外，在其他一些时候还想对系统进行重设，比如当系统由于某种暂时的失误而在正常工作中进入了未知状态时就需要进行重设。为此，多数系统都设有重设按钮，监视计时器及其他装置。
在每个模块上都有微处理机的积木系统中，比如这里所讲到的，可能会出现这样的情况，个别模块进入未知状态而系统的其余部分正常工作。在小交换机和其他系统中，很希望装设一个只重设有毛病的模块而不重设其他模块的装置，因为这种重设通常会引起所不希望的工作损失。
在本发明的模块选择系统中配备了一个能够有选择地进行模块重设的新装置。如图3和图8所示，只有一个重设(RESET)信号在线29上接至所有的模块。这个信号由中央控制模块中的微处理机61的一个输出端口位来驱动。在每一个用户线卡片模块上，这个信号是由一个“与”门65将一个本地区MODSEL信号和它复合在一起以便提供一个地区MODRESET信号。
如要重设某一个模块，中央控制模块便选择这个模块，然后坚持RESET信号。中央控制模块必须注意在“除名”这个模块以前要把“重设”(RESET)信号消除掉。比如，中央控制模块可能选择了另外一个模块，模块要在信号总线上与它通话。另外要注意，具有图7所示的中央控制模块MS驱动电路就有可能选择所有的模块，因此所有的模块可以同时进行重设，以便迅速、全部地恢复系统工作。
最后，本发明还可以使时隙总线24、25以分散交换方式进行工作。在这以前，图3中的时隙总线24，25都是按照集中交换方式叙述的，如图2A所示。信号总线，更确切地说，MI线27、MO线28及MS线26具有相联的电路，所以在本发明中可以以分散交换的方式工作。
由于有微处理机61，中央控制模块就可以很容易地被编程序，在一定的时隙内不必驱动TSOUT总线25。通过MS线26，微处理机61可以选择一个用户线卡片模块并且通知这个卡片模块上的微处理机71，TSOUT总线25上的一或几个时隙已经被指定给那一个用户线卡片模块了。这样，除了TSIN总线26以外用户线卡片模块还可以利用TSOUT总线25，来传送PCM话音和数据信号。微处理机61还可以把TSOUT总线25上的其他时隙定址给其他用户线卡片模块。
同样，微处理机61也可以把TSIN总线24上的时隙定址给所选择的用户线卡片模块，以便接收PCM话音和数据信号。这样一来，把时隙总线分成两条，一条用来传送输出信号(TSOUT总线25)而另一条用来传送输入信号(TSIN总线24)的情况就不存在了。从图2A中的工作系统图可以看到，本发明的小交换机开关还可以以分散交换的方式进行工作，如图2B所示。当然，图5A中的TSIN总线24驱动电路及TSIN总线25驱动电路可以很容易地改进成为双向传送的并且可以采用分散交换的方式。
上面已经对本发明推荐的实施例做了详细而全面的介绍，在不脱离本发明的精神实质和范围的情况下还会有各种不同的改进、变更和相当的东西被使用。因此，上述叙述和说明不应认为是对在权利要求
中确定的本发明范围的一种限制。
勘误表
勘误表
权利要求
1.一个数字小交换机开关包括一些模块，每一个模块至少有一个端口用来与上述小交换机开关交换信号；一些平行的线路用来在上述模块之间进行通话；几个与上述模块相连接的时钟设备用来确定在上述通信线路上上述信号所需的时隙数目，同时用来启动上述模块在预定的一部分时隙内进行通话，从而不止一个模块可以在同一个时隙内进行通话。
2.按照权利要求
1的数字小交换机开关上的上述时钟设备由几个时钟组成，每个时钟以同一个预定的频率工作并且与另外一个时钟之间有一个相位差，每一个上述的模块与上述的一个时钟相耦合。
3.按照权利要求
2的数字小交换机开关上的时钟是两个、它们之间的相位差是180°。
4.按照权利要求
1的数字小交换机开关上的上述时钟设备包括一个能以预定的间隔发生信号的时钟，这个信号可在上述间隔内使一定数目的上述时隙成为帧，并且这里每一个模块包括一个用来在一个成帧信号间隔内把一组时隙定址给上述模块的装置;一个与上述定址装置和上述时钟设备相耦合的装置用来为定址给上述模块的每一个时隙发生一个单一信号，与上述单一信号相对应，上述模块可以与上述已定址的时隙通话。
5.按照权利要求
4的数字小交换机开关中的地址分配装置系由一组开关组成，开关的数目表示在一个帧信号间隔内的时隙组数，而上述开关的布置表示上述帧信号间隔内的特殊一组。
6.按照权利要求
5的数字小交换机开关中的上述一组开关是一组程序位的形式。
7.按照权利要求
5的数字小交换机开关中的上述单一信号发生装置包括响应上述帧信号和上述两个时钟中的一个的一个计数器，在每一个帧信号间隔开始时被复原成初始状态并且从上述一个时钟上对每一个时隙计数，上述计数器发出输出信号表示上述的计数;与上述计数器相耦合的逻辑装置，用来发出一个信号表示上述计数器输出信号的一个逻辑组合。响应上述输出信号和逻辑装置的译码器，用来在与上述输出信号相对应的单一线路上发生一个信号，上述逻辑装置信号启动上述译码器。
8.按照权利要求
2的数字小交换机开关上，时钟数目为N，预定频率的时间为T，每一个时钟的工作循环将小于(1/N)T，这是上述时钟的公称工作循环，从而可以避免在上述线路上出现冲突的信号。
9.按照权利要求
8的数字小交换机开关上，N是2，而每一个时钟的工作循环是1/3·T。
10.按照权利要求
1的数字小交换机开关上的每一个模块包括
发生信号的装置，用来识别上述模块;与上述识别装置和上述时钟设备相耦合的装置，用来为上述模块选择一个时隙;上述时隙选择装置连接有若干上述线路，借助于首先预定的一条线路按选定的时隙发出一个信号便可对上述模块编址。
11.按权利要求
10的数字小交换机开关上的每个模块还包括一个与上述识别装置和首先预定的线路相耦合的装置，用来在上述模块定址后发出一个模块选择信号。
12.按照权利要求
11的数字小交换机开关的每一个模块还包括输入/输出装置，用来接收从一组预定线路上来的信号数据并向该线路发送信号数据;与上述模块选择装置和上述输入/输出装置相耦合的装置，用来在出现上述选择信号时把上述输入/输出装置接到一组预定的线路上。
13.按照权利要求
12的数字小交换机上的输入/输出装置包括一个通用异步接收发送器和一组预定的线路，这一组线路包括两条线，一条用来传送所接收的信号数据，另一条用来传送发出的信号数据。
14.按照权利要求
12的数字小交换机开关，当上述输入/输出装置要发出信号数据时，该输入/输出装置将产生一个输出信号，当出现上述选择信号时，上述输出信号便送到上述的一组预定的线路上，表示上述输入/输出装置的状态。
15.按照权利要求
10的数字小交换机开关上的每一个模块还包括一个与上述识别装置和第二条预定线路相耦合的装置，用来对上述模块进行重设，重设是按照该模块定址时在第二条预定线路上的信息进行的。
16.按照权利要求
1的数字小交换机开关还包括一个与上述平行的通信线路相耦合的中央控制模块，该控制模块把信号传送给第一组平行线路上的上述模块，该控制模块接收来自第二组平行线路上的上述模块的信号，该控制模块将信号传送给第三组平行线路上的上述模块并从该模块接收信号，该控制模块上有一个装置用来截止它在预定的时隙内向上述第一组线路发送信号，这一装置还用来产生控制信号表示在上述第三组线路上控制模块的截止;此外，上述模块具有一个装置与上述第三组线路相耦合并响应上述控制信号，用来传送和接收上述第一组线路上的信号，也用来在预定的时隙内接收和传送上述第二组线路上的信号。
17.一个具有中央控制模块和至少一个用户线卡片模块的数字小交换机开关，该用户线卡片模块至少有一个端口，通过这个端口通信信号可以送到上述开关上和从开关上送来，该中央控制模块和该用户线卡片模块用一条总线耦合在一起，该总线有三组线路，第一组线路用来确定时隙，第二组用来在上述中央控制模块和用户线卡片模块之间传送通信信号，第三组线路用来在上述中央控制模块和用户线卡片模块之间传送信号信息，上述用户线卡片模块包括与上述识别装置相耦合的装置。上述第一组线路和在上述三组线路中第一个确定的一组，以便为上述模块选择一个时隙。
18.在具有许多模块的数字小交换机开关上，每个模块至少有一个端口用来把信号传送给上述小交换机开关和从该开关接收信号;该开关有一些平行线路用来在上述模块之间传送信号;与上述模块耦合的时钟设备用来确定在上述通信线路上的信号的时隙数目;还有一个与上述平行线路耦合的中央控制模块，该控制模块把信号传送给第一组平行线路上的模块;该控制模块接收从第二组平行线路上的模块来的信号，该控制模块把信号传送给第三组平行线路上的模块并接收来自该模块的信号;上述控制模块包括一个装置，这个装置用来截止它在预定的时隙内向上述第一组线路发送信号，这一装置还用来产生控制信号表示在上述第三组线路上控制模块的截止;此外，上述模块具有一个装置与上述第三组线路相耦合并响应上述控制信号，用来传送和接收上述第一组线路上的信号，也用来在预定的时隙内接收和传送上述第二组线路上的信号。
专利摘要
在一个数字小交换机系统上的开关，该系统可采用集中交换或分散交换这两种技术。该开关在用户线卡片模块之间具有几乎是通用和平行的总线。一个可以有一个以上模块的时隙总线能够在一个时隙内传送话音PCM或数据信号。总线还具有一个信号总线，用这条总线来选择用户线卡片模块通过一条单一线路与一个中央控制模块通话，以保持该总线的通用性。在所选择的用户卡片模块和中央控制模块之间，信号信息也是通过一对平行线路传送的。
文档编号H04Q11/04GK85104001SQ85104001
公开日1986年12月24日 申请日期1985年5月21日
发明者韦克里, 伍德 申请人:D·A·V·I·D·系统公司导出引文BiBTeX, EndNote, RefMan