专利名称：处理异步时分电信网络中的信令消息的装置的制作方法
技术领域：
本发明涉及数据通信，具体涉及处理专用适用于异步时分(简称为ATD)的通信协议中的信令，更具体地说，涉及处理信令消息中的差错。
当所发送的数据经一通信网络传送时，它会受到各种干扰，造成误码率的增加，这与所要求的传输质量是不相适应的。为了减轻这种现象而采用一种传输协议，其根据是在大多数情况下把被发送的数据分解为多个碎片，当检测到一个被接收的碎片含有差错时，就请求重新发送这个碎片。
在为系统之间数据交换规定七层的开放系统互连(OSI)标准中，子层2.1涉及差错检测，它用来分解数据并按帧重编数据，还按帧检测差错。按照高级数据链路控制规程(HDLC)协议处理子层2.1的现有的方法和装置适合于处理在一个输入端出现的连续的数据流就是一个例子，因此，这些方法和装置利用一种专用的分解数据的方法，具体地说通过在每帧的开头和结尾加上一个已知的码型来限定这些帧，对于HDLC，该码型为“01111110”;并且每当在一个帧内识别出五个连续的“1”时就系统地插入一个“0”，以避免伪造帧限定码型。
这些现有的方法和装置不太适用于异步时分，因为以下特点
该数据自然地被分解为包含36字节的多单元型式，例如其中32个字节构成有用的数据，这些单元按已知方式加以限定;和在这些单元通过一个网络之后，属于大量不同单元的这些单元被交错。
因此，使用现有装置就要求按冗余方式分解数据，而且还要求在处理之前数据要去交错。
本发明的目的是减少这些先前解决方案的缺陷，并通过使协议的层2.1在一个单元中使用最少的字节数来工作，以使高转发速率能用于异步时分信令消息。
本发明提出用以处理一异步时分电信网络中的信令消息的装置，在该网络中，各种信息使用适用于异步时分的通信协议通过单元进行交换，每个单元的前面是一个头标，该头标包括一个虚拟电路号，上述信令消息在与电信网络相连接的控制站之间交换，并在控制站内由用以处理该通信协议的级2.2的处理器使用。该装置的特征在于它被装在每个控制站内用以将该控制站连接到电信网络上;它包括连接到该电信网络上的一个协议处理电路、一个存储器、一个发送控制存储器、一个接收控制存储器、一条与该处理器电路、该存储器和该控制存储器相连接的数据总线、一条与该处理器电路和该存储器相连接的地址总线、以及一条与该存储器、该控制存储器和上述较高级处理器相连接的较高级处理器总线;以及该协议处理器电路执行该协议的级2.1的功能逐个单元地检测传输差错;检测丢失或增加的单元;将来自较高级处理器的信令消息分解为单元;以及在接收时，将属于多个不同信令消息的单元去交错。
本发明的装置基于一个协议，该协议的级2.1差错检测层基于在ATD中使用的单元。这就使以下工作成为可能分解的重编以单元形式传送的信令消息，与单元的大小相比消息的大小(4个字节)是大的，以便能够采用高转发速率，如约15Mb/s，使用与每个单元中的有用数据相关的16比特循环冗余校验逐个单元地检测差错;
使用一顺序计数器来检测单元的丢失或增加，该计数器由呼叫中的每个新单元来增值;在过负荷的情况下，可能出现ATD网络丢失或增加单元而不警告用户;和使不同单元的信令单元去交错。
只有正确且完整的消息亦即没有差错的没有丢失或增加任何单元的消息才被传送到较高级。该装置能够同时处理2048个单元，每个单元对应于一个不同的虚拟电路号。
通过举例并参考以下附图对本发明的一个实施例进行描述，其中
图1是本发明装置的方框图;
图2A和2B分别表示一个单元的头标和有用的内容;
图3表示出图1装置的发送存储器;
图4表示出该发送存储器的发送上下文;
图5示出发送控制存储器中的一条命令;
图6示出图1的接收存储器;
图7示出该接收存储器的描述符;
图8示出该接收存储器中的接收上下文的结构;和图9示出接收控制存储器中的一条命令。
图1是表示本发明装置的方框图，本装置处理异步时分网络ATDN内部的协议级2.1。本装置包括一个协议处理电路CTP、一个存储器M、一个发送控制存储器FE和一个接收控制存储器FR。协议处理器电路CTP是多个可编程逻辑单元的一个网络，例如由XILINX公司提供的XC3090部件构成的网络。给该处理器电路提供一个发送接口AIIE和一个接收接口AIIR构成的一个接口单元AII，每个接口都连接到网络ATDN上，以使单元予以发送和接收。存储器M是一个双端口随机存取存储器(RAM)编排32000个16比特字，包含发送存储器部分ME和接收存储器部分MR。
存储器M构成一个存储消息的缓冲器，具有两个端口，用来使处理器电路CTP和级2。2级处理器之间的交换速度优化的方式来克服总线分配上的问题，存储器M通过总线BP与级2.2处理器连接。发送和接收控制存储器FE和FR是FIFO(先进先出)型的，能使处理器电路CTP和级2.2级处理器之间进行对话。这些存储器FE和FR中的每一个都由16比特字构成。存储器M和控制存储器FE与FR由数据总线BD连接到处理器电路CTP上。控制存储器还与总线BP连接。存储器M由地址总线BA接到处理器电路CTP上。
每个通信单元包括36字节，即四个头标字节和32个有用字节。图2A示出一个头标，它包含用于虚拟电路号CV的12比特，该虚拟电路号用以识别该单元所属的呼叫，在比特8到15和比特20到23中所含的虚拟电路号标注明CV。余下的16比特即0到7、16到19和24到31含有一个字段，用以检测和校正头标和与本申请无关的各个比特中的差错。
图2B示出通信单元的有用内容，这些内容包括一个控制字节CTRL，含有一个消息开头的标记比特D;
一个消息的结尾的标记比特F;
一个指示L字节存在的标记Ip;和用于给单元模32编号的五个比特N;
一个L字节，用以指明字段INFOS中的信息的有用长度;
一个信息字段INFOS，用以支持较高层;和两个CRC字节，用发生器的多项式X16+X12+X5+1对该单元的32字节进行循环冗余校验。
当IP比特处于使用中时，它由处理器电路CTD进行处理，它指明对于Ip＝1时，字节CTRL后面一字节是L字节，L字节指示字段INFOS中有用字节数，该字段INFOS具有最大值是28个有用字节;或者对于Ip＝0时，CTRL后面一字节本身是一个信息字节，在这种情况下，字段INFOS中有29个有用的字节。
否则，在发送时将未使用的Ip比特置1，而在接收时不被读出，由于字节CTRL后面一字节总是一个长度字节，甚至在字段INFOS完全得到使用时。
图1所示的该装置在两个传输方向上处理2048条虚拟电路为了做到这样，它只处理虚电路号的11个最低有效位。
在发送方向上，该装置含有两个接口一个接口带有2.2级处理器，该处理器由发送存储器ME和发送控制存储器FE构成的，发送存储器ME能够由处理器电路CTP和上述2.2级处理器同时写入或读出;和处理器电路CTP的发送接口AIIE。
图3所示的发送存储器ME由16比特存储器字构成，它包括两个主要部分亦即一个数据部分，被分为两个区ZA和ZB，在该区内存储用以处理和发送的消息，每个区的容量足以接收最大长度的消息，4千字节;和一个发送上下文部分CTx，用以对控制字节CTRL的字段N中的发送单元进行编号;每个被处理的虚拟电路有一个发送上下文，亦即总共有2048个上下文，一个发送上下文由16比特字构成(图4)，其中只使用比特0到4，这五个比特(标明单元号)表示被发送单元号，借此，构成一个模32单元计数器;以及两个寄存器RECPIA和RECPIB，每个寄存器都包括一个存储字，每个寄存器只包含所使用的一比特TA或TB，存储字由处理器电路CTP写入并由级2.2处理器读出，发送了容纳在相应存储区ZA或ZB中的消息以后，电路CTP将比特TA或TB置1。
该消息按以下方式予以发送级2.2处理器把待处理的全部消息写入发送存储器的两个存储区ZA或ZB中的一个空闲存储区中，然后，它把一个4字节的命令写入发送控制存储器FE中，上述命令示于图5中，指明CV，在比特0到10处，代表传输该消息的虚拟电路的号数(这个号数被写入该消息的每个单元的头标内);
NOCt，在比特16到17处表明该消息的信息字段中8比特字节数;
Z，在比特28处，表明待发送的消息所存储的区ZA(Z＝0)或ZB(Z＝1);
I，在比特29处，表明电路CTP必须向2.2级处理器发送一个中断，以指示发送结束(即，整个消息现已发送完毕)，在任何情况下，电路CTP都对寄存器RECPIA或RECPIB的比特TA或TB置位;
T，在比特30和31处，表明命令的类型并留下待以后使用;和比特11至15不用。
发送处理算法如下协议处理电路CTP定期地扫描发送控制存储器FE的状态，每当这个存储器不空时，该电路就执行如下操作它读出在发送控制存储器FE中的命令;
它使电路CTP中的计数器初始化，表明留下待发送的字节数，以及含在该命令中的字节Noct的个数;
它通过ATD网络发送该消息中第一单元的头标，这个传输包括四个字节(图2A)，其中含有该命令提供的虚拟电路号CV(图5);
它发送控制字节CTRL(图2B)
DF＝“10”，如果这是一个消息的第一单元，并且假如该字节计数器大于28;
DF＝“00”，如果这是一个中间单元，并且假如该字节计数器大于28;
DF＝“01”，如果这是该消息的最后单元，并且假如该字节计数器小于或等于28;
DF＝“11”，如果这是该消息的第一单元，并且假如该字节计数器小于或等于28(该信息只包含一个单元);
在上面的叙述中，Ip不被使用，在这种情况下，传输时它通常被置1;
它读单元计数器(图4)，该单元计数器相应于由该命令指示的虚拟电路的发送存储器上下文ME中;
通过写入待发送的下一个单元号，它更新相应于该虚拟电路的上下文的发送存储器，这次更新在于使该单元计数器增值;
它发送长度字节L，如果F＝1(消息结尾)，该长度字节是从字节计数器复制的，如果F＝0，该字节数值为28;
它从存储该消息的发送存储器的区读出28字节，上述区在该命令中，用比特Z表明，而且它经过发送接口AIIE发送这些字节;
它发送两个循环冗余校验字节CRC，用上述校验进行计算复查该单元的32个有用字节;以及它继续发送单元，直到该字节计数器用完为止，随后它把寄存器RECPGA或RECPIB中的比特TA或TB置“1”，如果在该命令中是如此规定的，它给级2.2处理器发送一个中断;和它重新扫描发送控制存储器FE的状态。
用于计数待发送字节的计数器在读发送存储器FE中命令之后，在电路CTP中被初始化，每当一个信息字节发送给网络ATDN(该信息字节从发送存储器中取出)时，该计数器减一。
对于接收，本发明的装置也有两个接口一个带有级2.2级处理器的接口，由接收存储器MR和接收控制存储器FR以双端口RAM型存储器的型式组成，能够由电路CTP和级2.2级处理器同时写入或读出;和处理器电路CTP的接收接口AIIR。
示于图6的接收存储器MR是由16比特存储字组成的，包括三个主要部分一个数据部分DO，如果Ip在使用中，根据每个单元中的字段INFOS是包含28字节还是29字节，将数据部分划分为28字节或29字节的区，数据部分包括1407个区;
一个描述符部分DES，含有与上述区有关的全部描述符，每个区都与一个4个字节的区描述符相关;和一个接收上下文部分CRx，用于随后的单元，并且用以识别在一虚拟电路上接收的消息的第一区，被处理的每条虚拟电路都与4字节的接收上下文有关，而且因为本发明的装置处理2048条虚拟电路，因此接收上下文部分CRx的长度为8192个字节，除了上述三个主要部分以外，接收存储器MR还包括一个寄存器RRCPI，它是一个存储字，其中，比特U通知级2.2处理器在接收存储器MR中可能的溢出(U＝1);和一个存储字，它是一个时钟计数寄存器H。
图7示出4字节区描述符的结构，每个描述符占用接收存储器MR的两个字。这种结构包括CV，在比特0到10处，表明虚拟电路号，在这样的虚拟电路上接收对应于区描述符之区的内容;
LD，在比特16到20处，构成数据的长度，用以指示在与描述符有关区内存贮的有用字节数;
F，在比特29处，用以指示区含有消息的结尾;
D，在比特30处，用以指示区含有消息的开头;
S，在比特31处，用以指示区的状态是空闲或是“有信号”(Signalled)，如果是“有信号”，这就意味着在第一区中全部消息的开头都已收到，而且它的到达已经用信号通知给级2.2级处理器;和比特11到15与21到28不用。
图8示出接收上下文的结构，它包括Ad.DEs.Z1，在比特0到13处，它包括在该消息开头中所含的区描述符的、第一字地址的14个最高有效位;
CellNo.在比特16到20处，是在正接收的多单元消息中期望的下个单元号;和E，在比特31处，用以指示当E＝1时，消息包括多个单元，正在相应于接收上下文的虚拟电路上接收。
接收存储器MR的数据部分DO和描述符部分DES作为一个循环缓冲器管理。该缓冲器的顶部区和相应区的每个区都由位于电路CTP内的各个当前指针指明，它是由上述两部分中的每一个部分中的第一存储字的地址构成的。每当来自一个单元的信息被存储时，当前器的指针的位增14，而当前描述符指针的值增2(每个存储字是由16比特字组成的)。
接收处理算法如下电路CTP从接收接口AIIR读出被接收单元的头标，并在其内部存储该虚拟电路号CV(见图2A，单元的头标)，若需要，它读出控制字节CTRL和长度字节L(见图2B，单元的内容)。
在接收存储器MR中，电路CTP读出，与被接收的虚拟电路有关的接收上下文和与当前指针指示的数据区有关的描述符。
根据比特D和F以及控制字节CTRL的值，可以区分四种可能的工作情况。
所有的四种工作情况共同的概况如下将接收上下文的比特E与被接收单元的比特D和F进行比较，以检测可能的顺序差错第一类差错，对于E＝1当开头的单元(D＝1)到达时，而后一个单元(D＝0，F＝0)到达，否则期待一个结尾的单元(D＝0，F＝1);或者第4类差错，亦即在E＝0时，下一个单元(D＝0，F＝0)已到达或一个结尾的单元(D＝0，F＝1)已到达，而期待一个开头的单元(D＝1);
接收单元号N(这个号含在控制字节CTRL的五比特中)与写入接收上下文中的期待的号数(CellNo.)进行比较，以检测长消息中的单元的丢失，第2类差错。每当接收到一个长消息的开头单元(D＝1，F＝0)时，所期待的单元号(CellNo)号的值重新初始化，而每当接收到下一个单元(D＝0，F＝0)时，该值被更新。
当只有一个单元，即D＝1和F＝1时，该单元号的值不予考虑。
对于由当前区指针所指示的当前区而言，描述符的比特S和D进行分析，以确定该区是否能够占用S＝0，D＝0区不空S＝0，D＝1区不空S＝1，D＝0区不空S＝1，D＝1区未被占用，废弃该单元第3类差错。
如果该区不空，将被接收单元的INFOS部分存贮在当前区内，该区描述符(比特0到16)的虚拟电路号CV被更新了，并且使当前区和描述符指针增值;
对接收单元的循环冗余校验CRC的值进行分析，以检测该单元中的比特差错(第5类差错);
如果该单元是该消息的第一单元、存储字RRCPI的第一单元和时钟计数器H的第一单元，则区描述符，即在与该接收单元的虚拟电路有关的接收上下文中的比特S，D，F和LD与比特E、和比特0到13的Ad.DES.Z1给出含在消息开头的区描述符之第一字地址一起被更新。
如果该单元包含消息结尾，F＝1，并且如果没有差错，则
当该消息只有一个单元D＝1、F＝1，并且该描述符是当前区描述符时将含有该消息的第一单元的区描述符的比特S置“1”，以标明这个区，当该单元是结尾单元D＝0、F＝1时，将含有第一单元的区之地址在上下文中给出;以及电路CTP将一个命令(其格式已在图9中给出)发送给接收控制存储器FR。
该命令(图9)占用四个字节，并包括HS，在比特0到15处，是信令的时间，这是该命令被发送的时间，这个时间是由接收存储器MR的时钟计数寄存器H在发送的瞬间给出的;
Ad.DEs，Z1，在比特16到29处，这些比特是含在该消息开头的区描述符之第一字的地址中的14个最低有效位;以及T，在比特30和31处，表示命令的类型，留下待以后使用，现在将这两个比特置为“11”。
除了1类差错以外，对于任何其他类型的差错误而言，当前正在接收的消息被放弃，不发送给级2.2处理器。在一个差错之后，进行如下处理使后来的信息开始能在相同的虚电路上将与接收消息或单元的虚拟电路相关的接收上下文中的比特E复位为0，以使在同一虚拟电路上待接收的随后消息的开头不产生不适时的差错。在当前正接收的消息的第一区的描述符中，将比特0置0，以释放这个存储区。然而，在循环冗余校验错误即差错5的情况下，由于差错5只在该单元已经存入接收存储器MR的数据部分DO之后才被检测，所以该数据区必然被占用。否则该单元不存入接收存储器和当前区中，而且描述符指针不增值。
当读描述符其比特S＝0和比特D＝1(即一个区含有消息的开头，该消息的结尾还没有收到，或已丢失)时，该区被占用。但是，必须将以前包含在上述区之消息的接收上下文中的比特E复位为0(表明正在接收一个长消息)以便能够在上述区占用的虚拟电路上接收一个新的消息。该描述符含有该虚电路号，借此，能够找到与该虚拟电路有关的接收上下文，以使其中的比特E复位为0。
S＝1和D＝0的组合不用;认为该区空闲。
接收存储器MR的数据部分DO以级2.2处理器的速率读出。每当接收控制存储器FR从空变为不空时，这个处理器就扫描，然后，每当读出一个消息，它就扫描该存储器，直到发现接收控制存储器是空的为止。
级2.2处理器按如下方式读出消息将正接收的命令(图9)被读入接收控制存储器FR;
将含在消息开头的区描述符读出，它的地址(Ad.DES.Z1)由该命令给出，以便存取被读出的电路的虚拟电路号，上述号是由该区描述符的比特0到10的CV给出的。
当接收单一的单元消息D＝1、F＝1时，相应于该描述符的区被读出;否则当该消息是一个长消息D＝1、F＝0时，来自第一区的、具有相同虚拟电路号的描述符受到扫描，直到找到具有F＝1的区的描述符为止，这是该消息最后的描述符，在这之后，相应于该描述符的数据区得到利用。
在接收存储器MR中也有一个时钟。这个时钟包括一个存储字H，它作为一个16比特时钟工作，并在每个单元时间由电路CTP给它增值。当传送消息时，当前的时间被写入该命令的比特HS中，见图9。当级2.2处理器读接收控制存储器FR时，通过将该命令给出的时间与当前时间进行比较，它能够确定该消息的持续时间。这样就能够避免处理太老的消息就是一个例子。
上面说明的五类差错要求采取如下措施差错1在同一虚拟电路上前一个消息的结尾丢失。将第一区0的描述符的标记D复位以清除该消息，该描述符的地址在该虚消息的接收上下文中予以指示。
差错2在当前的消息中丢失一个或多个随后的单元，或者丢失当前消息开头中的前一个消息的结尾。将与该虚拟电路有关的接收上下文(正在行进的消息)的标记E复位为0，并将第一区0的描述符的标记D复位，以清除该消息。
差错3已检测出接收存储器MR溢出(在字RRCPI中的比特U)。通过将第一区的描述符中的标记D复位为0，如果需要，将虚拟电路的接收上下文中的标记E(正在行进的消息)复位为0，来清除当前的消息。当前区和描述符指针不增值。
差错4丢失当前消息开头。废弃被接收的单元并使该指针不增值。
差错5循环冗余校验错误(CRC)。第一区描述符中的标记D复位为0，如果这是随后的一个单元，还将接收上下文中的标记E复位为0，以清除该消息。
每当区描述符的标记D复位为0时，为了避免出现S＝1，D＝0的情况的任何可能性保留在接收存储区MR中，还要将上述描述符的标记S复位为0。
在发送方向上，当没有要处理的消息时(当前消息发送结束，发送控制存储器FR是空的)，该处理器处理电路CTP必须使在接口AII的发送部分中的单元现有的信号变为0。将网络ATDN上传送的字节置“1”。
在接收方向上，当单元现有的信号表明空单元时，电路CTP须禁止所有对接收存储器MR和上述单元有关的接收控制存储器FR的访问，但除了以正常方式增值的时间计数器H的访问以外。电路CTP还须禁止该区和该描述符指针的增值。
在下面两种情况下，处理器处理电路CTP须向较高层的处理器提出一个中断随着消息发送命令中的比特I(图5)被置“1”，该消息就发送结束;和接收存储器MR溢出(读描述符，比特S和D都是“1”)。
较高级的处理器通过读存储字RECPIA，RECPIB和RRCPI。可识别出该中断源。
处理器电路CTP例如以额定频率FO为15.6MHz接收一个外部级的时钟。在8分频以后，这个时钟用于读来自网络ATDN的字节。
接口AII的接收部分传送同步用的一个单元同步信号除8电路用以得到Fo/8;
被接收的单元予以处理;
被发送的单元予以处理，以使按单元和字节发送的多个单元与接收单元同相;和访问双端口存储器M。
上面给定的数值仅以非限定性例子的方式给出，特别是对于单元的大小，一旦标准本身已经规定，其大小自然适应于合适的标准。
权利要求
1.在一个异步时分电信网络(ATDN)中用以处理信令消息的一种装置，在该网络中各种信息利用适用于异步时分的通信协议通过单元进行交换，每个单元前面有一个含有虚拟电路号的头标，上述信令消息在电信网络所连接的控制站之间进行交换，并且由用以处理通信协议级2.2的一个处理器在控制站内使用，该装置的特征在于它是装在每个控制站内，用以将该站连接到电信网络(ATDN)上；它包括一个协议处理电路(CTP)，该电路连接到该电信网络上；一个存储器(M)；一个发送控制存储器(FE)；一个接收控制存储器(FR)；一个数据总线(BD)，与处理器电路(CTP)、存储器(M)和控制存储器(FE，FR)相连接；一个地址总线(BA)，与该处理器电路(CTP)和存储器(M)相连接；以及一个较高级处理器总线(BP)，与存储器(M)、控制存储器(FE，FR)和上述较高级处理器相连接；和协议处理器电路(CTP)，执行该协议的级2.1功能，逐个单元地检测传输差错；检测丢失或增加的单元；把较高级处理器来的信令信息分解为多个单元，在接收时将属于多个不同信令消息的多个单元去交错。
2.根据权利要求1所述的装置，其特征在于存储器(M)包括一个发送存储器(ME)和一个接收存储器(MR);发送存储器(ME)包括第一发送区(ZA)和第二发送区(Z(ZB)，用以存储由较高级处理器传送的待发送的消息，与第一和第二发送区有关的第一和第二存储字(RECPIARECPIB)每个存储字都包括由该处理器电路在被发送消息结尾时所发送的或由该处理器读出的消息结尾标记(TA、TB)，以及一个发送上下文部分(CTx)，该部分具有由该处理器电路(CTp)处理的每条虚拟电路的一个发送上下文，每个发送上下文表明待发送的单元号数，并起着一个被发送单元计数器的作用;接收存储器(MR)包括数据部分(DO)、一个时钟计数寄存器(H)、具有一个溢出标记(U)的第三存储字(RRCPI)、以及一个接收上下文部分(CRx)，数据部分由信息区和一个描述符部分(DES)组成的，每个信息区相应于一个单元的一个信息字段，描述符部分具有和信息区一样多的描述符，每个描述符具有第一标记(S)用以指明应于信息区状态;第二标记(D)，用以指明该是否含有一个消息的开头;第三标记(F)，用以指明该区是否含有该消息的结尾，并且还给出存储在上述区内的信息字节个数以及接收到区内寄的那条虚拟电路的号数，而接收上下文部分具有由处理器电路(CTP)处理的每条虚拟电路的一个接收上下文，每个接收上下文给出相应于含有一个消息开头的一个区的描述符地址、下一个期待的单元号、接收上下文还有第四标记(E)，用以表明包括多个单元的一个消息正在相应于上述接收上下文的那条虚拟电路上接收的过程中。
3.根据权利要求2所述的装置，其特征在于发送控制存储器(FE)是FIFO型的，由较高级处理器写入，而由协议处理器电路(CTP)从中读出，较高层处理器传送每个待发送消息用的发送命令，发送命令指明存储该消息的发送区(ZA，ZB)、上述消息中字节个数，和将要发送上述消息的虚拟电路号。
4.根据权利要求3所述的装置，其特征在于接收控制存储器(FR)是FIFO型的，由处理器电路(CTP)写入，而由较高级处理器从中读出，该处理器电路为每个接收消息传送一个接收命令，该命令指明在含有信息开头的接收存储器(MR)中的一个信息区，和上述命令被传送的时间。
5.根据权利要求1所述的装置，其特征在于每个单元包括在整个单元上进行的循环冗余校验指示(CRC)以逐个单元地检测传送的差错。
6.根据权利要求1所述的装置，其特征在于存储器(M)是一个双端口存储器。
全文摘要
本装置包括接到网络(ATDN)上的协议处理器电路CTP、有一发送存储器和一接收存储器的存储器M、发送控制存储器FE和接收控制存储器(FR)。这由数据总线BD将存储器接到处理器电路上，由总线BP接到级2.2处理器上。控制存储器皆为FIFO型。处理器电路CTP发送和接收含有信令信息的单元，而且它执行协议的层2.1的功能。
文档编号H04L5/22GK1047774SQ9010179
公开日1990年12月12日 申请日期1990年3月30日 优先权日1989年3月30日
发明者吉思-米歇尔·巴尔扎诺 申请人:阿尔卡塔尔有限公司